并转串电路主要由时钟(clk)、复位信号(rst)、并行输入信号(pdin)、串行输出信号(sdout)和使能信号(en)组成。
其它信号都是名字意义,现在主要讲下使能信号。使能信号表示开始执行并转串操作,由于并转串是移位操作,当一次并转串完成后,需要重新载入待转换的并行数据时,使能信号要再起来一次。
下面是souce driver COB测试程序中用到的并转串实例,这个例子中多了一个width_sw信号,用来区分8bit/6bit输入并行数据。本例子中是从并行输入数据的低为开始转换的。
module p2s (
pdin,
sdout,
en,
width_sw,
clk,
rstn
);
input [7:0] pdin; // !!!共8bit
output sdout;
input en;
input width_sw;
input clk;
input rstn;
reg [6:0] tmp; // !!!共7bit
reg sdout;
always @ ( posedge clk or negedge rstn )
if ( !rstn )
{tmp, sdout} <= 0;
else
if ( en ) // start p2s
{tmp, sdout} <= pdin;
else
begin
if( width_sw )
{tmp, sdout} <= {'b0, tmp};
else
{tmp[4:0], sdout} <= {'b0, tmp[4:0]};
end
endmodule // p2s
如果是将一个固定的并行数据一直做串行转换输出,那么可以如下所写:
always @ ( posedge clk or negedge rstn )
if ( !rstn )
{tmp, sdout} <= 0;
else
if ( en ) // start p2s
{tmp, sdout} <= pdin;
else
begin
if( width_sw )
{tmp, sdout} <= {tmp[0], tmp};
else
{tmp[4:0], sdout} <= {tmp[0], tmp[4:0]};
end
将并转串的移位操作改为循环操作,此时使能信号不用周期性起来,只要在开始转换时起来一次即可。