verilog中慎用对genvar变量的位操作

最新推荐文章于 2023-07-27 19:11:17 发布
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分类专栏： Verilog/SystemVerilog
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本文链接：https://blog.csdn.net/poena/article/details/116135814
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本文讨论了一段Verilog代码在仿真时遇到的奇怪现象，代码原本应生成特定数据pattern，但实际结果错误。作者怀疑是仿真工具VCS 2017.12-sp2的问题，通过将genvar赋值给localparam并对其执行位操作解决了此问题，但综合影响未知。代码中其他类似结构并未出现同样问题。
摘要由CSDN通过智能技术生成

近日在对一段代码仿真时发现一个奇怪的现象。

有这样一种风格的代码

genvar hf;
generate
for(hf=0;hf<8;hf=hf+1) begin
	always@(*)
		rd_addr[hf] = {
   (
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poena
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