FPGA学习笔记：UART串口接收模块设计

最新推荐文章于 2024-05-17 20:21:08 发布
最新推荐文章于 2024-05-17 20:21:08 发布
阅读量1.1k 收藏 9
点赞数
分类专栏： FPGA学习笔记 文章标签： fpga开发 学习 笔记
版权声明：本文为博主原创文章，遵循 CC 4.0 BY-SA 版权协议，转载请附上原文出处链接和本声明。
本文链接：https://blog.csdn.net/qq_46140768/article/details/132393398
版权

文章目录

一、UART串口接收原理

1.起始位检测

串口处于空闲状态时，tx为高电平，故接收模块rx端口接收到的也是高电平。起始位为低电平，所以检测起始位只需要检测rx的下降沿即可，检测电路如下，采用二级D触发器解决亚稳态问题。
起始位检测

2.采样

在实验室条件下，串口发送的数据通常是稳定的，在接收时取数据中点作为接收数据。
在工业环境下，干扰较多，信号中通常会产生冲激，用取数据中点的方法容易受到脉冲信号的影响，故用采样的方法保证接收数据的准确性。
采样
上图为单bit数据接收的示意图，将每位数据等分成16份，两边标红的部分在数据跳变的边沿处，容易出现干扰，因此对中间绿色部分的稳定数据进行采样，采样第5-11份，共采样7次。

二、UART串口接收模块设计

1.模块端口说明

端口名称方向说明
Clkinput系统时钟
Rst_ninput系统复位
rxinput串口接收端口
baud_set[2:0]input波特率设置
data[7:0]output8位并行接收数据
rx_doneoutput串口接收完成标志
uart_stateoutput串口接收状态标志

串口接收模块
模块检测到起始位，即rx下降沿时，开始接收数据，uart_state置1。baud_set是数值为0-7的3位二进制数，分别对应波特率2400、4800、9600、19200、38400、57600、115200、256000；当串口接收完成时，rx_done置1，uart_state置0。

2.波特率设置表格

波特率是指每秒通信数据的比特个数，则每1/bps秒发送1bit数据，则波特率分频计数时间为 1 ∗ 1 0 9 / b p s 1∗10^9/ bps 1∗109/bps ns，将数据等分为16份，对中间7份进行采样，系统时钟为50Mhz，得出分频计数值计算公式：
分频计数值 = 1 ∗ 1 0 9 / b p s / 16 / 20 − 1 分频计数值=1*10^9/bps/16/20-1 分频计数值=1∗109/bps/16/20−1
根据公式计算得出如下表格：

baud_set波特率波特率分频计数值
024001301
14800650
29600324
319200161
43840080
55760053
611520026
738400011

3.代码设计

和串口发送模块的设计类似，接收模块可包括以下7个部分：起始位检测、串口接收状态标志uart_state赋值、波特率分频计数最大值cnt_bpsmax赋值、波特率时钟分频计数器、波特率时钟计数器、数据采样接收、串口接收完成标志rx_done赋值。
（1）起始位检测
s0_Rx为二级同步寄存器，用于解决亚稳态问题，s1_Rx为数据寄存器，存储前一时钟周期rx值，用于判断起始位。

	reg [1:0] s0_Rx;	//同步寄存器，用于解决亚稳态问题
	reg s1_Rx;			//数据寄存器，用于判断起始位下降沿
	wire nedge;			//判断起始位下降沿
	//二级同步寄存器，消除亚稳态
	always@(posedge Clk or negedge Rst_n)
	if(!Rst_n) 
		s0_Rx <= 2'b0;
	else
		s0_Rx <= {s0_Rx[0],rx};
	//数据寄存器，储存上一周期的rx
	always@(posedge Clk or negedge Rst_n)
	if(!Rst_n) 
		s1_Rx <= 1'b0;
	else
		s1_Rx <= s0_Rx[1];
		
	assign nedge = s1_Rx && !s0_Rx[1];

起始位接收错误标志：
将每一位数据分为16份，取第5-11份进行采样，故波特率时钟计数器bps_cnt=12时，起始位已接收完成，此时判断起始位是否错误，若起始位错误，则START_BIT[2]=1。

	wire START_ERR;		//起始位接收错误标志
	assign START_ERR = (bps_cnt == 8'd12) && START_BIT[2];

（2）串口接收状态标志uart_state赋值
当检测到起始位时，uart_state赋值为1；当停止位接收完毕时或起始位接收错误时，串口接收完成或停止，uart_state赋值为0。

	always@(posedge Clk or negedge Rst_n)
	if(!Rst_n)
		uart_state <= 1'b0;
	else if(nedge)
		uart_state <= 1'b1;
	else if(bps_cnt == 8'd159 || START_ERR)
		uart_state <= 1'b0;

（3）波特率分频计数最大值cnt_bpsmax赋值
根据上面计算出的波特率设置表格对cnt_bpsmax进行赋值。复位时，cnt_bpsmax为324，表示默认波特率为9600。

	always@(posedge Clk or negedge Rst_n)//波特率选择
	if(!Rst_n)
		cnt_bpsmax <= 16'd324;//默认波特率9600
	else
		case(baud_set)
			0:cnt_bpsmax <= 16'd1301;	//波特率2400
			1:cnt_bpsmax <= 16'd650;	//波特率4800
			2:cnt_bpsmax <= 16'd324;	//波特率9600
			3:cnt_bpsmax <= 16'd161;	//波特率19200
			4:cnt_bpsmax <= 16'd80;		//波特率38400
			5:cnt_bpsmax <= 16'd53;		//波特率57600
			6:cnt_bpsmax <= 16'd26;		//波特率115200
			7:cnt_bpsmax <= 16'd11;		//波特率256000
			default:cnt_bpsmax <= 16'd324;
		endcase

（4）波特率时钟分频计数器
得到波特率分频计数最大值后，编写波特率时钟分频计数器。

	always@(posedge Clk or negedge Rst_n)//分频计数
	if(!Rst_n)
		cnt <= 16'd0;
	else  if(uart_state) begin
		if(cnt == cnt_bpsmax)
			cnt <= 16'd0;
		else
			cnt <= cnt + 1'b1;
	end
	else
		cnt <= 16'b0;

（5）波特率时钟计数器
共接收10位：起始位、8位data、停止位，每位分为16份，bps_cnt计数160次。起始位接收错误时，波特率时钟停止计数。

	always@(posedge Clk or negedge Rst_n)//波特率时钟计数
	if(!Rst_n)
		bps_cnt <= 8'd0;
	else if(uart_state) begin
		if(bps_cnt == 8'd159 || START_ERR)
			bps_cnt <= 8'd0;
		else if(cnt == 16'b1)
			bps_cnt <= bps_cnt + 1'b1;
		else
			bps_cnt <= bps_cnt;	
	end
	else
		bps_cnt <= 8'd0;

（6）数据采样接收
每位数据采样7次，对7次采样结果累加，若结果为3、4、5、6，则认为该数据为1，若结果为0、1、2，则认为该数据为0。将每位数据的采样结果存储在位宽为3的寄存器中：

	reg [2:0] rx_data [7:0];//8个3位寄存器
	reg [2:0] START_BIT;
	reg [2:0] STOP_BIT;

起始位在bps_cnt为5-11时采样，其它位数据在此基础上加16的倍数，每次采样将当前rx值s0_Rx[1]累加到起始位寄存器START_BIT中。

	always@(posedge Clk or negedge Rst_n)//数据采样接收
	if(!Rst_n) begin
		START_BIT <= 3'b0;
		for(i=0;i<8;i=i+1)
			rx_data[i] <= 3'b0;
		STOP_BIT <= 3'b0;
	end
	else if(cnt == 16'b1) begin
		case(bps_cnt)
			0:begin
				START_BIT <= 3'b0;
				for(i=0;i<8;i=i+1)
					rx_data[i] <= 3'b0;
				STOP_BIT <= 3'b0;
			end
			  5,  6,  7,  8,  9, 10, 11: START_BIT  <= START_BIT  + s0_Rx[1];
			 21, 22, 23, 24, 25, 26, 27: rx_data[0] <= rx_data[0] + s0_Rx[1];
			 37, 38, 39, 40, 41, 42, 43: rx_data[1] <= rx_data[1] + s0_Rx[1];
			 53, 54, 55, 56, 57, 58, 59: rx_data[2] <= rx_data[2] + s0_Rx[1];
			 69, 70, 71, 72, 73, 74, 75: rx_data[3] <= rx_data[3] + s0_Rx[1];
			 85, 86, 87, 88, 89, 90, 91: rx_data[4] <= rx_data[4] + s0_Rx[1];
			101,102,103,104,105,106,107: rx_data[5] <= rx_data[5] + s0_Rx[1];
			117,118,119,120,121,122,123: rx_data[6] <= rx_data[6] + s0_Rx[1];
			133,134,135,136,137,138,139: rx_data[7] <= rx_data[7] + s0_Rx[1];
			149,150,151,152,153,154,155: STOP_BIT   <= STOP_BIT   + s0_Rx[1];
			default;
		endcase
	end
	else begin
		START_BIT <= START_BIT;
		for(i=0;i<8;i=i+1)
			rx_data[i] <= rx_data[i];
		STOP_BIT <= STOP_BIT;	
	end

数据全部采样完成时，对采样数据解码，计算每位数据的具体数值，当7次采样值大于等于3时，寄存器第2位为1，该位数据值也为1，因此rx_data[i][2]可作为每位数据的值，将其存储到data中。

	always@(posedge Clk or negedge Rst_n)//采样数据解码
	if(!Rst_n)	
		data <= 8'b0;
	else if(bps_cnt == 8'd159)
		for(i=0;i<8;i=i+1)
			data[i] <= rx_data[i][2];
	else
		data <= data;

（7）串口接收完成标志rx_done赋值
停止位接收完成时，串口接收结束，rx_done置1。

	always@(posedge Clk or negedge Rst_n)
	if(!Rst_n)
		rx_done <= 1'b0;
	else	if(bps_cnt == 8'd159)
		rx_done <= 1'b1;
	else 
		rx_done <= 1'b0;

串口接收源代码

//本模块用于实现串口数据接收,系统频率为50Mhz，时钟周期为20ns
module uart_data_rx(
	input Clk,					//系统时钟
	input Rst_n,				//系统复位
	input rx,					//串口接收端口
	input [2:0] baud_set,	//波特率设置
	
	output reg [7:0] data,	//8位并行接收数据
	output reg rx_done,		//串口接收完成标志
	output reg uart_state	//串口接收状态标志
);
	
	reg [1:0] s0_Rx;	//同步寄存器，用于解决亚稳态问题
	reg s1_Rx;			//数据寄存器，用于判断起始位下降沿
	wire nedge;			//判断起始位下降沿
	wire START_ERR;	//起始位接收错误标志
	
	reg [15:0] cnt;			//波特率分频计数器
	reg [15:0] cnt_bpsmax;	//波特率分频计数最大值
	reg [7:0] bps_cnt;		//波特率时钟计数器
	
	reg [2:0] rx_data [7:0];//8个3位寄存器
	reg [2:0] START_BIT;
	reg [2:0] STOP_BIT;
	
	integer i;//for循环使用
	
	//二级同步寄存器，消除亚稳态
	always@(posedge Clk or negedge Rst_n)
	if(!Rst_n) 
		s0_Rx <= 2'b0;
	else
		s0_Rx <= {s0_Rx[0],rx};
		
	//数据寄存器，储存上一周期的rx
	always@(posedge Clk or negedge Rst_n)
	if(!Rst_n) 
		s1_Rx <= 1'b0;
	else
		s1_Rx <= s0_Rx[1];

	assign nedge = s1_Rx && !s0_Rx[1];
	assign START_ERR = (bps_cnt == 8'd12) && START_BIT[2];
	
	always@(posedge Clk or negedge Rst_n)//波特率选择
	if(!Rst_n)
		cnt_bpsmax <= 16'd324;//默认波特率9600
	else
		case(baud_set)
			0:cnt_bpsmax <= 16'd1301;	//波特率2400
			1:cnt_bpsmax <= 16'd650;	//波特率4800
			2:cnt_bpsmax <= 16'd324;	//波特率9600
			3:cnt_bpsmax <= 16'd161;	//波特率19200
			4:cnt_bpsmax <= 16'd80;		//波特率38400
			5:cnt_bpsmax <= 16'd53;		//波特率57600
			6:cnt_bpsmax <= 16'd26;		//波特率115200
			7:cnt_bpsmax <= 16'd11;		//波特率256000
			default:cnt_bpsmax <= 16'd324;
		endcase
		
	always@(posedge Clk or negedge Rst_n)//分频计数
	if(!Rst_n)
		cnt <= 16'd0;
	else  if(uart_state) begin
		if(cnt == cnt_bpsmax)
			cnt <= 16'd0;
		else
			cnt <= cnt + 1'b1;
	end
	else
		cnt <= 16'b0;
		
	always@(posedge Clk or negedge Rst_n)//波特率时钟计数
	if(!Rst_n)
		bps_cnt <= 8'd0;
	else if(uart_state) begin
		if(bps_cnt == 8'd159 || START_ERR)
			bps_cnt <= 8'd0;
		else if(cnt == 16'b1)
			bps_cnt <= bps_cnt + 1'b1;
		else
			bps_cnt <= bps_cnt;	
	end
	else
		bps_cnt <= 8'd0;

	always@(posedge Clk or negedge Rst_n)//数据采样接收
	if(!Rst_n) begin
		START_BIT <= 3'b0;
		for(i=0;i<8;i=i+1)
			rx_data[i] <= 3'b0;
		STOP_BIT <= 3'b0;
	end
	else if(cnt == 16'b1) begin
		case(bps_cnt)
			0:begin
				START_BIT <= 3'b0;
				for(i=0;i<8;i=i+1)
					rx_data[i] <= 3'b0;
				STOP_BIT <= 3'b0;
			end
			  5,  6,  7,  8,  9, 10, 11: START_BIT  <= START_BIT  + s0_Rx[1];
			 21, 22, 23, 24, 25, 26, 27: rx_data[0] <= rx_data[0] + s0_Rx[1];
			 37, 38, 39, 40, 41, 42, 43: rx_data[1] <= rx_data[1] + s0_Rx[1];
			 53, 54, 55, 56, 57, 58, 59: rx_data[2] <= rx_data[2] + s0_Rx[1];
			 69, 70, 71, 72, 73, 74, 75: rx_data[3] <= rx_data[3] + s0_Rx[1];
			 85, 86, 87, 88, 89, 90, 91: rx_data[4] <= rx_data[4] + s0_Rx[1];
			101,102,103,104,105,106,107: rx_data[5] <= rx_data[5] + s0_Rx[1];
			117,118,119,120,121,122,123: rx_data[6] <= rx_data[6] + s0_Rx[1];
			133,134,135,136,137,138,139: rx_data[7] <= rx_data[7] + s0_Rx[1];
			149,150,151,152,153,154,155: STOP_BIT   <= STOP_BIT   + s0_Rx[1];
			default;
		endcase
	end
	else begin
		START_BIT <= START_BIT;
		for(i=0;i<8;i=i+1)
			rx_data[i] <= rx_data[i];
		STOP_BIT <= STOP_BIT;	
	end
	
	always@(posedge Clk or negedge Rst_n)//采样数据解码
	if(!Rst_n)	
		data <= 8'b0;
	else if(bps_cnt == 8'd159)
		for(i=0;i<8;i=i+1)
			data[i] <= rx_data[i][2];
	else
		data <= data;

	always@(posedge Clk or negedge Rst_n)
	if(!Rst_n)
		rx_done <= 1'b0;
	else	if(bps_cnt == 8'd159)
		rx_done <= 1'b1;
	else 
		rx_done <= 1'b0;

	always@(posedge Clk or negedge Rst_n)
	if(!Rst_n)
		uart_state <= 1'b0;
	else if(nedge)
		uart_state <= 1'b1;
	else if(bps_cnt == 8'd159 || START_ERR)
		uart_state <= 1'b0;	

endmodule

三、仿真

1.仿真文件

仿真时，需将之前写好的串口发送模块例化进来，模拟PC端串口发送数据8’hab和8’h23，由接收模块接收。

`timescale 1ns/1ns
module uart_data_rx_tb();

	//共用参数
	reg Clk,Rst_n;
	reg [2:0] baud_set;
	wire rx_tx;//将tx连接rx
	
	//uart发送模块参数
	reg send_en;
	reg [7:0] data_tx;
	wire uart_state_tx,tx_done;
	
	//uart接收模块参数
	wire rx_done;
	wire uart_state_rx;
	wire [7:0] data_rx;

	uart_data_rx uart_data_rx(
		.Clk(Clk),
		.Rst_n(Rst_n),
		.rx(rx_tx),
		.baud_set(baud_set),
		
		.data(data_rx),
		.rx_done(rx_done),
		.uart_state(uart_state_rx)
	);
	
	uart_data_tx PC_tx(   
		.Clk(Clk),
		.Rst_n(Rst_n),
		.send_en(send_en),
		.data(data_tx),
		.baud_set(baud_set),
		
		.tx(rx_tx),
		.tx_done(tx_done),
		.uart_state(uart_state_tx)
	);

	initial Clk = 1;
	always #10 Clk = ~Clk;
	
	initial begin
		Rst_n = 1'b0;
		send_en = 1'b0;
		data_tx = 8'h0;
		baud_set = 3'd2;
		#201;//20+1为了和其他时钟错开，便于观察结果
		
		Rst_n = 1'b1;
		#200;
		
		data_tx = 8'hab;
		send_en = 1'b1;
		#20;
		send_en = 1'b0;
		@(posedge tx_done);//等待发送完成
		#5000000;
		
		data_tx = 8'h23;
		send_en = 1'b1;
		#20;
		send_en = 1'b0;
		@(posedge tx_done);
		#5000000;
		$stop;
	end
endmodule

2.仿真结果

串口接收仿真

李敏儿oc
关注
  • 0
    点赞
  • 踩
  • 9
    收藏
    觉得还不错? 一键收藏
  • 0
    评论
专栏目录
特权同学 FPGA边码边学 学习笔记（附学习完整代码）
12-03
通过阅读这份学习笔记和配套的Verilog代码，你可以逐步了解并熟悉FPGA设计的核心概念和技术。 **FPGA基础知识** FPGA（Field-Programmable Gate Array）是可编程逻辑器件，允许用户根据需求定制硬件电路。在FPGA...
FPGA学习笔记：UART串口发送模块设计
李敏儿oc的博客
08-19 696
FPGA实现UART串口发送，编程语言为Verilog，可设定波特率。
数字ic设计——UART
weixin_41788560的博客
06-28 5304
UART 的全称是通用异步收发器（Universal Asynchronous Receiver/Transmitter），是实现设备之间低速数据通信的标准协议。
FPGA入门基础之UART串口通信设计
最新发布
FPGA_Designer
05-17 839
引言：UART是一种通用串行数据总线，用于异步通信。该总线双向通信，可实现全双工传输和接收。UART通常用来实现与PC之间数据通信，命令和控制信息的传输等。本文我们介绍UART通信协议、传输时序及如何利用HDL编程实现FPGA与PC通信。
FPGA学习——串口通信与RAM读写
zsisinterested的博客
07-31 5860
串口通信及RAM读写一、工程简介二、功能介绍三、具体实现1.顶层模块三级目录 一、工程简介 （为了方便理解，已将设计中的各个变量名称或程序略作调整，可能在实际运行过程中会出现变量名称不匹配等错误，并不是逻辑错误； 完整程序设计地址如下： ） 串口通信简单来说就是一种以连续的串行数据流形式发送或接收数据的方式。也就是每次传输一个二进制位。 一般来说，一帧数据有八个二进制位。 本工程就是利用串口通信的方式将上位机发送过来的数据接收后写入到FPGA的RAM中，等待发送信号出发后，在将RAM中的信息读取出来发送到上
孩子都能学会的FPGA：第六课——用计数器实现UART协议的接收模块
CHDAJ58的博客
11-21 288
我们知道，uart的数据线在空闲状态下是高电平，而起始位是低电平，所以FPGA应该时刻监控uart数据线上的状态，如果前一个时刻还是高电平，下一个时刻就是低电平了（暂时不考虑线上有干扰），说明有新的数据要发送过来了，做好接收数据的准备。还是需要两个计数器就可以实现，一个计数器用于一次uart传输位数的计数，一个计数器用于uart一位数据宽度的控制，就是波特率的设置。所以信号的寄存器打拍就和地铁换乘一样，打拍越多，留给信号的处理时间裕量就越大，同步也就越好，但是花的时间也就越多。一般不是同一个时钟域。
基于FPGA实现uart串口模块（Verilog）--------发送模块及整合
啦啦啦啦啦
02-12 4976
基于FPGA实现uart串口模块（Verilog）--------发送模块及整合 当接收模块接收到数据后，需要重新发送形成回环验证模块正确性。思路和结束模块有一点点的小差异。接收模块最终输出的是一个并行的八位数据，所以只有在最后输出保证输出结果正确就可以，而发送模块必须按照波特率时钟发送每一位的数据。具体代码实现如下 代码实现 module uart_tx( //-----------i...
UART设计1——发送器:并转串
xulu1588的博客
08-19 554
UART发送器设计
小梅哥FPGA设计思想与验证方法视频教程 网盘地址.txt
05-25
17【连载视频教程(十二)】UART串口接收模块设计与验证：http://bbs.elecfans.com/jishu_518308_1_1.html 18【芯航线FPGA学习平台众筹进度帖】芯航线FPGA开发板入手测试说明：...
嵌入式系统笔记整理学习笔记
09-20
本资源是关于嵌入式系统的笔记整理学习笔记，涵盖了嵌入式系统的基本概念、指令体系结构、存储机制、异常处理、总线规范、存储器、UART、实时系统、嵌入式系统开发过程、DSP 数字信号处理器、ARM 处理器、JTAG 技术...
VHDL语言学习笔记
08-19
在学习笔记中，可能会包含一些典型的设计实例，如七段显示驱动器、UART串口控制器、简单的数字信号处理器等，帮助理解VHDL的实际应用。 8. **库和标准包** VHDL标准库包括IEEE库，其中的std_logic_1164库提供了...
FPGA数据采集传输系统
08-22
编程语言为Verilog，工程包含DAC数模转换、ADC采集、FIFO存储器、UART串口...工程中还添加了整套系统的仿真文件，可通过modelsim实现仿真，代码讲解对应《FPGA学习笔记》专栏下的《数据采集传输系统设计》系列文章。
【裸机开发】UART 串口通信（二）—— 使用 UART 收发数据
challenglistic的博客
06-29 924
【裸机开发】UART 串口通信（二）—— 使用 UART 收发数据
UART 串口收发模块设计及Verilog实现
qq_24287711的博客
04-21 6487
并没有支持奇偶检验，故没有奇偶校验位。并不支持数据位宽可配，数据位位宽固定为8bit。支持输入时钟与波特率可配。原理图如下，分两个大模块，一个==数据接收控制模块（Receive_Control）==，一个数据发送控制模块（Send_Control）。模块启动后，接收模块一直在接收数据uart_rx。每当有新数据发送过来时，将新的8位数据放置于rx_data中，接收完成信号rx_data会置高。
串口uart的FPGA实现(含源码)
天神下凡一垂四的博客
07-04 821
（Universal Asynchronous Reccivcr/Transmitter）是一种异步收发传输器，其在数据时将转换成来传输，在数据时将接收到的转换成，可以实现传输和接收。它包括了RS232、RS449、RS423、RS422和RS485等接口标准规范和总线标准规范。换句话说，UART是异步串行通信的总称。而RS232、RS449、RS423、RS422和RS485等，是对应各种异步串行通信口的接口标准和总线标准，它们规定了通信口的电气特性、传输速率、连接特性和接口的机械特性等内容。
FPGA——串口收发
a17377547725的博客
03-23 2532
FPGA——串口收发
uart串口接收模块
weixin_50810761的博客
03-06 1738
该代码不包含校验，含校验位的见下一篇，本文主要是讲解如何根据协议时序确定设计思路，明确各个信号变化后，直接写出所有代码，并进行上板测试。调用该模块只需要设置几个parameter参数即可，模块内部参数无须做任何修改。
FPGA自学教程 07 串口接收 入门
shock-shock的博客
06-19 133
双非硕士 研一下学期视觉转（在b站跟小梅哥视频）长路漫漫，但希望前途光明FPGA教程。
FPGA串口接收学习
weixin_44558238的博客
09-25 564
当波形2的第一个上升沿检测到波形 1的的值为1，第二个上升沿检测到波形1的值为0时，就说明其产生了下降沿。初步思路：除发送位和停止位外，在数据位的每一位数据的中间时刻进行采样，读取到高电平或者低电平，如图所示：图中读取到的数据位为0110（左至右）但是，倘若有外界干扰，忽然将某数据位的电平拉低了一瞬间，如图：此时再在各个数据位的中间时刻检测会检测到：0010（从左至右）很显然是错误的。解决办法：在每一位的数据位上进行多次采样，然后比较0和1的概率。1的概率大就为高电平，0的概率大就为低电平。
FPGA实现的UART异步串口接收器设计详解
在基于FPGA的设计中，UART接收器的设计尤为重要，因为它负责将接收到的串行数据转换为并行数据，以便处理器能有效地处理。 UART接收器设计的关键在于采样点的选择。通常，为了确保数据的稳定性和正确性，采样点被...
评论
添加红包

请填写红包祝福语或标题

个

红包个数最小为10个

元

红包金额最低5元

当前余额3.43元 前往充值 >
需支付：10.00元
成就一亿技术人!
领取后你会自动成为博主和红包主的粉丝 规则
hope_wisdom
发出的红包
实付元
使用余额支付
点击重新获取
扫码支付
钱包余额 0

抵扣说明：

1.余额是钱包充值的虚拟货币，按照1:1的比例进行支付金额的抵扣。
2.余额无法直接购买下载，可以购买VIP、付费专栏及课程。

余额充值