【时序设计】综合了各种时序问题

1.在一个always中，一个变量被赋值两遍的话，有效值是最后一遍赋值的值。

2.各种判断条件所判断的值是上个周期数据末尾的值      

3.因此    数据7会丢失，因为da'ta'te'm为7时上个周期数据末尾的值为6

4.    cnt输出不会为1，而是buff被赋予1之前的那个值

5.一个32位的计数器，该计数器的进位链很长，必然会降低工作频率，我们可以将其分割成4位和8位的计数，每当4位的计数器计到15后触发一次8位的计数器，这样就实现了计数器的切割，也提高了工作频率。在状态机中，一般也要将大的计数器移到状态机外，因为计数器这东西一般是经常是大于4输入的，如果再和其它条件一起做为状态的跳变判据的话，必然会增加LUT的级联，从而增大组合逻辑。以一个6输入的计数器为例，我们原希望当计数器计到111100后状态跳变，现在我们将计数器放到状态机外，当计数器计到111011后产生个enable信号去触发状态跳变，这样就将组合逻辑减少了。

6.会导致多驱动，如果MAX_Flag是一位变量的时候就不会，具体原因有待探索。

7.

1 2	report_design_analysis -logic_level_distribution -logic_level_dist_paths 5000 -name design_analysis_ 分析逻辑分布

8.模块输出一定寄存器输出，最好是寄存器输入

9.ip频率和总频率不匹配：

Tcl Console中输入：

report_property [get_ips ila_Top]

内容相当多，Ctrl+F 搜索 HZ 找到 CONFIG.SIGNAL_CLOCK.FREQ_HZ 

set_property CONFIG.SIGNAL_CLOCK.FREQ_HZ  200000000 [get_ips ila_Top]

将时钟频率改为我使用的200M（默认是100M），再次综合警告消除。