【工程备忘】收录一些实际项目中的问题

模块

rdy/vld握手

在dispatcher中大量使用，rdy信号作为申请新数据信号使用，vld作为输出数据有效使用，同时等待上级数据期间的信号用waitting标记（最好融合到vld中，vld拉低），该模块是桥梁模块，进行类似并串转换的工作，所以发出rdy和vld都是输出信号。

在普遍意义上

如果B模块多始终处理，可以增加flag_add，代表b繁忙

验证

program采样时序

program的采样点是数据变化后的稳定状态点，module的采样点是数据变化前的点如图

program

forever
    @(posedge clk)
        if(DUT_rdy)
            pro_cnt<=DUT_cnt+1;

 

module

mod_cnt<=0;
forever
    @(posedge clk)
        if(DUT_rdy)
            mod_cnt<=DUT_cnt+1;

可以看到program采样点的是rdy上升沿的后面，module的是下降沿的前面，因此如果要模拟某个模块的行为的话，还是用module好。

在激励使用强制赋值而不是另外的module/program赋值的时候，modul的行为和program类似