FPGA设计时序问题专题（一）

最新推荐文章于 2023-09-03 08:30:00 发布

辣鸡翅传说

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分类专栏： FPGA设计文章标签： fpga 时序模型

本文链接：https://blog.csdn.net/m0_48373621/article/details/115107499

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在clk上升沿到来之前，数据提前一个最小时间量“预先准备好”，这个最小时间量就是建立时间；

在clk上升沿来之后，数据必须保持一个最小时间量“不能变化”，这个最小时间量就是保持时间。

时钟抖动是由于温度分布，信号串扰等因素使得晶振、PLL等产生的时钟信号周期不会严格相等而造成的，永远存在，无法消除。

时钟偏移是人为可控的，它是一个相对偏差量。在两个顺序上相邻的触发器之间的数据路径传播延迟比两者之间的数据偏移小的时候，就会出现短路径问题。最简单的应对方法就是添加延时，人为增大数据传播延迟。

时序约束场景
在简单电路中，当频率较低时，数字信号的边沿时间可以忽略时，无需考虑时序约束。但在复杂电路中，为了减少系统中各部分延时，使系统协同工作，提高运行频率，需要进行时序约束。通常当频率高于50MHz时，需要考虑时序约束。

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