vld是新片的数据使能端,写数据的使能端。rdy是下一级的写使能好了好,即下游模块准备好的信号。
FIFO输出端使用时序逻辑,输入端要对其,可以时序,可以组合
modelsim仿真定位技巧:注意test中模块的信号,可以对问题信号逐句对比,没有问题查看实际模块信号,分析原因
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