FIR滤波器系数重载
实验平台: Vivado2018.3
实验目标:对FIR IP核,通过重载滤波器系数,在线的配置滤波器系数,而不需要重新配置IP核生bit。
一、实现方式:
- 在coe文件中一次性放置多组系数,再通过配置AXI接口实现加载不同组的系数,优点是实现比较简单,缺点是系数虽然可以切换但是只能在现有的coe里面选择,不够灵活。
- 通过AXI_reload通道重新写系数到IP核中,优点是更加灵活,但是实现有些复杂,而且需要注意,重载的系数的长度需要跟之前的一致,本文也着重讲解这种方法。
二、实验流程
系统时钟40M,通过两个DDS分别产生5M和10M的单音信号,加法器合成两个信号得到mix_signal,FIR默认设置为一个128阶的高通滤波器,通过在线配置滤波器系数将其变成一个低通滤波器,仿真观察滤波器输出变化。
三、重载系数配置过程
时序图如下:
- reload通道
在s_axis_reload_valid拉高时开始传输滤波器系数,s_axis_reload_tvalid和s_axis_reload_tready同时为高时数据有效,在传输最后一个系数时需要将s_axis_reload_tlast拉高一次,表明这是最后一个系数。 - config通道
在reload通道完成配置后,将s_axis_config_tvalid拉高一次,表示配置完成;reload通道传输的data和tlast不用关心。
需要注意的地方:
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重载的系数是有特殊的输送格式的,可能并不是从1-N顺序发进去的,具体参见IP核的implementation部分;或者在src下的IP核文件夹下有一个fir_reload_order.txt文件也会说明系数重载时的顺序。
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若FIR的时钟速率和数据速率不一致,s_axis_data_tvalid是不能一直拉高的;如clock frequency=100M, input sample frequency=50M,那么s_axis_data_tvalid应该是每20ns拉高一次(与input sample frequency的速率一致),拉高持续时间10ns(与clock frequency的周期一致)。当然,也可以直接用一个axi-stream的fifo做数据缓冲。
四、仿真结果
阔以看到系数重载后,FIR输出波形由10M变成了5M,完美!
五. 源代码
`timescale 1ns / 1ps
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// Company:
// Engineer:
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// Create Date: 2021/09/18 09:16:50
// Design Name:
// Module Name: reloadable_fir
// Project Name:
// Target Devices:
// Tool Versions:
// Description:
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// Dependencies:
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// Revision:
// Revision 0.01 - File Created
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