F28335的DSP中主频的配置

1.前言

在学习DSP的时候，常常有个问题。F28335的DSP主频可达150MHz，但是这个150MHz的配置实现方式在示例中只有一种方式。即选用30MHz的晶振，然后使用PLL十倍频得到300MHz之后，然后再2分频得到150MHz。
经过查询官方手册，得到的结论是，常用的配置方式只能是这样。

2. 配置过程

1. 主频的计算
   首先看主频得到的方式。下图为官方手册中的时钟与PLL（锁相环）模块。
   首先经过晶振（无源晶振加片上振荡器或者有缘晶振）得到OSCCLK。这个信号的频率由晶振本身决定。
   然后经过PLL得到VCOCLK（OSCCLK，在PLL被旁路的时候为OSCCLK）。这个信号的频率由PLL中的寄存器配置得到。
   然后经过分频得到CLKIN，该信号就是CPU的主频。
   综上，CLKIN＝OSCCLK＊ｍ／ｎ。
   其中，ｍ为PLL倍频的倍数，n为分频的倍数。
2. 配置过程
   想要想要配置主频CLKIN为F28335的最高主频150MHz。通过组合看可以有很多中组合。但是官方的手册中，关于晶振的选择和分频有一定的条件，加上这两个条件，组合就少了。
   条件一：首先是官方手册中关于使用晶振时有频率限制
   也即是晶振的使用范围只能在20~35MHz。
   条件二：在分频的时候也有官方手册中也有个条件，如下图：
   也即1分频的使用是有条件的。只有在PLL被禁止或者旁路的时候才可以配置为1分频。
   在分频调频下，可以使用2分频或者4分频。
   如果使用4分频，那么VCOCLK = CLKIN * 4 = 150 * 4 = 600MHz。
   而m的范围为1~10，然后晶振的范围为600~60MHz，显然这不符合官方手册关于晶振的要求。
   如果使用2分频，那么VCOCLK = CLKIN * 2 = 150 * 2 = 300MHz。
   而m的范围为1~10，然后晶振的范围为300~30MHz，由于m为正整数，因此结合官方晶振的范围，只有倍频数为9，晶振选择33.33MHz和倍频数选择10，晶振选择30MHz，这两种组合。
   而常见晶振型号中，晶振频率没有33.33MHz的，只有33MHz，但如果选择33MHz的晶振，此时的主频为 33 * 9 / 2 = 148.5 MHz，不满足150MHz的要求。
   因此最终只能选择使用30MHz晶振，倍频为10，分频为2的这种组合。