Verilog中for/generate语句

       

目录

1、for语句

2、generate语句

2.1 循环生成语句

2.2条件生成语句

2.3case生成语句

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参考《Verilog 数字系统设计》

1、for语句

        在C语言中，经常用到for循环语句，但在硬件描述语言中for语句的使用较C语言等软件描述语言有较大的区别。

        在Verilog中除了在Testbench（仿真测试激励）中使用for循环语句外，在Testbench中for语句在生成激励信号等方面使用较普遍，但在RTL级编码中却很少使用for循环语句。主要原因就是for循环会被综合器展开为所有变量情况的执行语句，每个变量独立占用寄存器资源，每条执行语句并不能有效地复用硬件逻辑资源，造成巨大的资源浪费。简单的说就是：for语句循环几次，就是将相同的电路复制几次，因此循环次数越多，占用面积越大，综合就越慢。

        在RTL硬件描述中，遇到类似的算法，推荐的方法是先搞清楚设计的时序要求，做一个reg型计数器。在每个时钟沿累加，并在每个时钟沿判断计数器情况，做相应的处理，能复用的处理模块尽量复用，即使所有的操作不能复用，也采用case语句展开处理。

   integer i;//or  int i ;


   for (i = 0; i <= 6; i=i+1) begin
      <statement>;
   end

2、generate语句

2.1 循环生成语句

说明：xor_loop是赋予循环生成语句块的名字，目的在于通过它对循环生成语句之中的变量进行层次化引用。因此，循环生成语句各个异或门的相对层次命名为：xor_loop[0].gl,xor_loop[1].gl,...,xor_loop[31].gl,

2.2条件生成语句

2.3case生成语句

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