扣脑壳的FPGAer的博客

Xilinx FPGA SYSMON and XADC

PCIe XDMA控制下行AXI4和AXI4-Lite总线

Xilinx Transceiver资源结构、硬件配置（lane/时钟）、ibert光口回环与自环等

Aurora 8b/10b，官方提供了demo工程，但是数据生成模块、Aurora IP核、数据校验模块之间并不是直接使用AXI4-ST总线通信，本文会将demo工程进行相关优化修改，并将优化修改后的demo工程进行仿真、分析、说明

1、AXI通道 主从之间5个通信通道： 写操作使用如下通道：（1）主——>从，主使用AW通道发送写地址，主使用W通道发送数据；（2）从——>主，写操作完成之后，从使用B通道发送写响应信号。 读操作使用如下通道：（1）主——>从，主使用AR通道发送读地址；（2）从——>主，从使用R通道发送对应请求地址的读数据。2、AXI通道握手Source——>Destination，发送Va...

最近的工作围绕着LVDS接口展开，涉及到相关芯片内部集成的16通道LVDS接口的ADC芯片，需要解决板内LVDS通道对齐和板件LVDS通道对齐的关键问题。 通过调研相关论文和专利，方法大同小异，技术点还是围绕着selectio展开，包括iodelay的taps调节和bitslip移位功能。 1、通道内位对齐 用于找到各个通道的数据最稳定的状态，不考虑FCLK采集到的数据一定为test pattern（ADC内部寄存器设定的测试模式）设定的......

由于工作需要，需要使用DDR4，资源有限，选择在开发板上进行DDR3的入门学习，套路大同小异，现将调试过程进行相关记录。 开发板上只有一颗DDR3颗粒，型号为MT41K128M16，大小256MB，数据位宽16bit，这里可以计算一下按照16bit位宽读写DDR，地址最大值：256*1024*1024*8/16 = 'd134217728 = 'h800_0000。...

TIME模式时，使用ODELAYE3必须配合IDELAYCTRL使用1 ODELAYE3ODELAYE3有512个tap，工作模式有两种：ODELAYE3 block图TIME模式下（1）DELAY_TYPE为FIXED时，数据延时取决于DELAY_VALUE的值，且延迟固定，不可更改。该模式下DELAY_VALUE取0时，经过ODELAY的数据延时为144ps。......

TIME模式时，使用IDELAYE3必须配合IDELAYCTRL使用1 IDELAYCTRLIf the IDELAYE3 (or ODELAYE3) primitives are instantiated, the IDELAYCTRL module must be instantiated, except when the DELAY_FORMAT is set to COUNT or when mixing component and native mode in native......

最近工作涉及到FPGA片间通信功能，针对低带宽、低速访问的配置和状态寄存器，选择LVDS接口进行通信。 Xilinx官方提供的AXI Chip2Chip满足要求，片间通信可选择Selectio或者Aurora接口，片内通信安排上AXI4或者AXI4-Lite总线，可快速搭建两片FPGA之间的通信demo工程。 由于本次开发主要设计片间低速通信，选择Selectio接口和AXI4-Lite总线。 测试工程按照如下框图进行搭建，AXI ......

DDR3官方还提供了AXI4接口，这个需要在MIG中勾选上AXI4选项，下面针对AXI4接口读写DDR3进行相关记录。

由于项目需要使用LVDS通信接口，从xilinx官方selectio资源入手，选择关键原语进行学习和功能仿真验证1 IDDRE1功能仿真调用Xilinx代码模板进行简单的功能仿真：OPPOSITE_EDGEDDR采样，i_clk上升沿采样和下降沿采样，上升沿采样的数据在o_data_q1立即输出；下降沿采样的数据在o_data_q2立即输出。输入数据单位长度为半个时钟周期，输出数据单位长度为1个时钟周期。SAME_EDGE......

1 ISERDESE3ISERDESE3端口如下： Port I/O Type Description CLK Input Clock High-speed clock input. Clock Serial input data stream. CLK_B Input ......