明德扬至简设计法（学习笔记二）

一、信号类型reg/wire

1.设计代码仅用reg或者wire

2.何时用reg？

    a）设计代码：由本模块产生且是用always产生的信号，则reg类型；

    b）测试代码：用initial产生的信号（一般为对测模块的输入），用reg类型

3.其余情况均用wire

4.reg类型的信号，不一定产生寄存器！

二、设计模板

module mul_module(
     clk       ,
     rst_n     ,
//其他信号，举例dout
     dout
);
    //参数定义
     parameter   DATA_W=4;     //多少位就定义为多少，以免引起歧义
      
    //输入信号定义
     input   clk  ;
     input   rst_n;

     //输出信号rge定义
     rge [DATA_W-1:0]   dout;     //最后一步定义信号
     
     //中间信号定义
     reg    signal1；
  
     //组合逻辑写法
     always@(*)begin
        
     end
     
     //时序逻辑写法
     always@(posedge clk or negedge rst_n)begin
         if(rst_n==1'