数字IC设计学习笔记（一）——逻辑综合简介

最新推荐文章于 2025-02-21 10:16:27 发布

苑同学

最新推荐文章于 2025-02-21 10:16:27 发布

阅读量1.6w

点赞数 26

分类专栏：数字IC 文章标签： IC逻辑综合

本文链接：https://blog.csdn.net/qq_26379299/article/details/90402086

版权

数字IC 专栏收录该内容

2 篇文章

订阅专栏

本文介绍了综合的抽象层次，包括电路级、逻辑级和行为级综合。重点阐述逻辑级（RTL）综合，它是将RTL级电路转换为电路级网表的过程，介绍了常用工具及基于Design Compiler的流程，强调逻辑综合由约束条件驱动，时序收敛是重要目标，影响数字系统性能等。

摘要生成于 C知道，由 DeepSeek-R1 满血版支持，前往体验 >

综合的抽象层次

逻辑级（RTL）综合流程

参考资料

综合的抽象层次

根据不同的抽象层次，综合可分为电路级综合、逻辑级综合、行为级综合

电路综合将电路的逻辑翻译成满足性能要求的晶体管网表，包括使用的电路类型（静态或动态CMOS等）和确定各三极管的大小，以满足时序要求，主要用于单元库（Cell Library）元器件设计。

逻辑综合（或RTL综合）产生逻辑电路的结构，通过EDA工具将RTL代码映射到由制造厂家标准单元库中的元件所构成的门级电路的过程。

行为综合根据给定任务的行为级描述，以及性能、面积和功耗约束条件产生电路结构，包括确定需要哪些硬件资源（如执行单元、存储器、I/O接口等），将行为级的操作与硬件资源相结合，并决定系统架构和执行顺序。尽管行为综合的研究取得巨大进展，但目前仅在一些特定场合得到了应用（如无线通信、存储和影响处理等采用大量数字信号处理算法的领域）。

逻辑级（RTL）综合流程

逻辑综合更加详细的定义：逻辑综合是指使用综合工具，根据芯片制造商提供的基本电路单元库，将硬件描述语言描述的RTL级电路转换为电路级网表的过程。根据系统逻辑功能与性能的要求，在包含众多结构、功能和性能已知的逻辑元件的单元库的支持下，综合工具寻找出一个逻辑网络结构的最佳实现方案，即在满足电路功能、速度及面积等条件下，将行为级描述转化为指定的技术库中单元电路的连接。

常用的综合工具包括Synopsys公司的Design Compiler，Cadence公司的RTL Complier，Magma公司的RTL Blaster等。其中Synopsys公司的Design Compiler最为出名。

逻辑综合的流程（基于Design Compiler)：数字电路的逻辑综合由3部分组成：综合=转化(translation)+优化(optimization)+映射(mapping)。

第一步是用read命令将HDL代码转换为通用的布尔门阵列，也就是gtech.db(generic technology)库中的逻辑器件。这个库中的器件没有时序和负载的特性，它仅仅是Design Compiler用来表示器件的一个符号，只有Design Compiler能识别它。
第二步是根据设计工程师对电路预期功能的要求，对gtech网表施加时序、功耗和面积等各方面的约束，使其能达到设计的目标。
第三步用compile命令，将电路按照设计的约束优化和综合，使其能满足设计的目标或约束，并且映射到特定厂家目标工艺库的逻辑器件，此时的网表包含了厂家的工艺参数。
第四步用report命令，产生各种设计报告，设计工程师可通过这些报告分析评估这些网表是否满足预期需求。若不满足预期需求，可对设计约束或者RTL进行修改直到满足需求为止。
最后用write命令，将满足设计需求的门级网表以ddc的格式保存在磁盘上。

逻辑综合的重要意义：逻辑综合是由各种约束条件驱动的，这些约束条件包括工作环境、时间、面积、功耗等等。综合的最终目标是产生满足这些约束条件的结果。其中最重要的是时间约束，通常把满足时间约束称为时序闭合或时序收敛（Timing Closure），时序收敛是综合最重要的目标。逻辑综合的好坏直接影响数字系统的性能、面积和功耗等方面的优劣。