握手信号输入一倍，输出两倍[verilog]

最新推荐文章于 2024-08-09 22:00:08 发布

summer*钟

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文章标签： fpga开发

本文链接：https://blog.csdn.net/qq_27689953/article/details/132267318

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这篇文章详细描述了一个硬件模块的设计，使用移位寄存器原理，实现两个数据输入端口(i_din)和一个数据输出端口(o_dout)之间的同步数据传递。当输入准备好且输出有效时，数据按顺序存储并从移位寄存器中读出。

摘要由CSDN通过智能技术生成

module one_to_two #(
   parameter WORD_LEN = 33
)
(
   input                    clk,
   input                   arst,

   input [WORD_LEN-1:0]    i_din,
   input                    i_din_valid,
   output                    o_din_ready,

   output [2*WORD_LEN-1:0] o_dout,
   input                    i_dout_ready,
   output                    o_dout_valid
);

reg [WORD_LEN * 2 - 1 : 0] store_data;
reg [1 : 0] dat_cnt;

always @(posedge clk or negedge arst)
   if(!arst)
       store_data <= {2*WORD_LEN{1'b0}};
   else if(i_din_valid && o_din_ready)
       store_data <= {store_data[WORD_LEN - 1 : 0],i_din};

always @(posedge clk or negedge arst)
   if(!arst)
       dat_cnt <= 2'd0;
   else if(i_dout_ready && o_dout_valid)
       dat_cnt <= 2'd0;
   else if(i_din_valid && o_din_ready)
       dat_cnt <= dat_cnt + 2'd1;

assign o_dout = (dat_cnt == 2'd2) ?store_data : {store_data[WORD_LEN - 1 : 0],i_din};
assign o_din_ready = dat_cnt == 2'd0 || (dat_cnt == 2'd1 && i_dout_ready);
assign o_dout_valid = dat_cnt == 2'd2 || (dat_cnt == 2'd1 && i_din_valid);

endmodule