握手2倍速率进，一倍速率出[verilog]

最新推荐文章于 2024-09-10 21:37:14 发布

summer*钟

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文章标签： fpga开发

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module two_to_one #(
   parameter WORD_LEN = 33
)
(
   input                    clk,
   input                   arst,

   input [2*WORD_LEN-1:0]    i_din,
   input                    i_din_valid,
   output                    o_din_ready,

   output [WORD_LEN-1:0]    o_dout,
   input                    i_dout_ready,
   output                    o_dout_valid
);

reg [WORD_LEN * 2 - 1 : 0] store_data;
reg [1 : 0] dat_cnt;

always @(posedge clk or negedge arst)
   if(!arst)
       store_data <= {2*WORD_LEN{1'b0}};
   else if(i_din_valid && o_din_ready)
       store_data <= i_din;
   else if(i_dout_ready && o_dout_valid)
       store_data <= {{WORD_LEN{1'b0}},store_data[WORD_LEN-1 : 0]};

always @(posedge clk or negedge arst)
   if(!arst)
       dat_cnt <= 2'd0;
   else if(i_din_valid && o_din_ready)
       dat_cnt <= 2'd2;
   else if(i_dout_ready && o_dout_valid)
       dat_cnt <= dat_cnt - 2'd1;

assign o_dout = store_data[WORD_LEN-1:0];
assign o_din_ready = dat_cnt == 2'd0 || (dat_cnt == 2'd1 && i_dout_ready);
assign o_dout_valid = (dat_cnt != 2'd0);

endmodule