记录一下这两天碰见的问题
问题1
vivado和vcs联合仿真时报错找不到xil_default lib.tb
原因是:默认使用的是vcs2017版本,需要mx版本才支持,所以需要指定一下编译库的工具路径,重新编译一下仿真库。
之前可以用,现在不能用了,原因是:
更新了新版本的其他工程,当前. cshrc会去工程路径下找/env/cshrc,然后这个文件里每一版都默认的是vcs2017,所以没更新一版工程,都需要改一下。
问题2
vivado和vcs联合仿真时,编译报错当前文件里有timescale但此文件之前的文件里没有timescale,我就把一些模拟库的. v文件删了,用fpga里的assign或者ip代替,就没了。
然后最后还出过一次gtech.v文件里有timescale,之前的文件没有。我把它set include global然后再clear一下,重新仿真就没这个错了。