输入输出(input output )不说,其他的reg或者什么类型的在定义的时候加上这么一句
/* synthesis syn_keep = 1 */
下面展示下怎么用
wire rx_data_ready/* synthesis syn_keep = 1 */;
reg[2:0] bit_cnt/* synthesis syn_keep = 1 */; //bit counter
仅限verilog,vhdl的语句自己去找我不会
如果还是没有的话 想想别的办法吧 不是非得看它的情况的话 就别看了 把这个信号删除吧