qq_31764341的博客

保证线路连接之后，如果出现pl能编程，ps jtag (也就是vitis 直接debug)下不进去的情况。感觉网上记录这个的比较少，发一下以防之后再出什么问题不知道之前配置了。首先排除连接问题，先找到一个好一点的usb-micro线。之前不确定为什么突然下不进去，但是有一个跳冒的配置不大对。我这里是全部接地的，就可以下进去了。那么可以试试启动跳冒的电路连接。附一张整体跳冒连接图。

vivado 2022 SDK 工程创建记录

HDLbits 刷题笔记04

HDL-Bits 刷题记录 03

HDL-Bits 刷题记录 02

HDL-Bits刷题 首发阿里云 本文同步过来

按照下图 ，将GCC_SIM_EXE_PATH作为系统/用户变量命名，添加到系统/用户变量。不知道哪个能生效，两个都添加了 ，报错消失。

eeprom出于积累Verilog编程和调试经验的需求，用这个东西练手使用的是正点原子领航者zynq的板子 实验环境过于优越了 导致进度慢就会很自责 ，程序一天出来了 。。 写个总结算是对得起我这两天的debug，eeprom 用的是板子上自带的AT24C64iic时序先分析下这货的iic时序，后面再说这货的iic读写时序这里提前说一下，虽然很多设备都叫iic但是iic和iic之间也是有区别的，所以在写时序的时候一般最好还是看一眼手册和你之前用的iic是不是一样的简单说两句这个图，你生成的S

为了让编译器了解大概的时钟量级，防止在生成电路时由于不知道时钟的大小而让电路延时和时钟相同量级以致时钟不准确的情况发生，最好再指定时钟时对时钟增加约束。举例说明第一句定义了一个寄存器或IO"FPGA_CLK50M"的网络为A15这个引脚第二句指明了这个IO的时钟网络名第三句给出这个时钟的约束，周期50M 高电平占50%NET "FPGA_CLK50M" LOC = A15;NET "FPGA_CLK50M" TNM_NET = "FPGA_CLK50M";TIMESPEC T

我个人的角度 map通不过 但是前面的过了 说明程序问题不大，看看是否加chipscope了，不知道为什么用chipscope检测时钟引脚，有的编译就会不通过，但是也不报错，一堆warnings 但是就是通不过，注意，有的时候能过。不确定是频率的问题还是什么问题。...

ERROR:Place:1136 - This design contains a global buffer instance, <clk1/clkout1_buf>, driving the net, <S_CLK_IN_OBUF>, that is driving the following (first 30) non-clock load pins. < PIN: S_CLK_IN.O; > This is not a recommend

assign 只能用于net （wire那一挂的）类型的赋值 后接‘=’号 不要用阻塞赋值‘<=’任意变量 可以再多个always 或者各种块中读 但是只能在唯一块中写 也就是说你要在一块个里面完成对一个变量的全部写操作，说是为了防止冲突，感觉是实现底层限制的那种感觉...

输入输出不说，其他的reg或者什么类型的在定义的时候加上这么一句/* synthesis syn_keep = 1 */下面展示下怎么用wire rx_data_ready/* synthesis syn_keep = 1 */;reg[2:0] bit_cnt/* synthesis syn_keep = 1 */; //bit counter仅限verilog，vhdl

反正得加个时钟不然不认chipscope不认输入说带不起来，加完了chipscope和时钟之后报错就没停过 .果然如此首先编译报错ERROR:Pack:1654 - The timing-driven placement phase encountered anerror. Mapping completed. See MAP report file “test_map.mrp” fordetails. Problem encountered during the packing phase.

干掉驱动，2.0插进来重新装，位置找对，

fpga spartan6 ISE 14.7 IP核 时钟 例化出错用IP核生成了一个时钟，例化的时候报错Port has illegal connections. This port is connected to an input buffer and other components并且error点进去还会弹出是否启用脚本的提示框 不想卡死可以一直按否（取消） win10右击synthesuze 选择process Xilinx Specific Options里 将add io buf的