PACES：二进制加权单元电容器阵列的基于分区中心的对称布局 2017

摘要

电容匹配影响线性性能，这是衡量模数转换器(adc)的一个关键指标。各种放置技术已被提出，以消除系统的和随机的不匹配的电容器对。然而，消除电容不匹配的放置技术可能不会导致连续近似寄存器adc具有良好的线性性能，因为它们的线性性能与它们的二进制加权连续比的准确性有关。本文解决了基于比率不匹配M、总体相关系数L和性能指标的位置估计的关键问题。低M和高L值并不意味着更高的线性性能。因此，我们提出了一种基于分区中心的对称布局算法来考虑寄生电容匹配的布局。实验结果表明，与传统方法相比，该方法可以获得更高的线性性能和更短的放置生成时间。

背景

功率消耗是现代便携式通信设备的关键要求。 逐次逼近寄存器 (SAR) 模数转换器 (ADC) 以其简单的架构和操作而闻名，可实现极低的功耗 [1]-[3]。 然而，它们的精度主要受到电容器阵列中使用的电容器匹配的限制。 在现代技术中，可以通过使用小电容来满足 kT/C 噪声要求。 寄生电容和电容器失配以及小单位电容已成为问题 [1]。 电容失配一般可分为系统失配或随机失配。 许多研究已将技术应用于单位电容器 (UC) 放置，例如公共质心放置以减轻系统性和随机失配 [4]-[16] 以及路由技术（例如长度匹配）以减少寄生失配的影响 [17]- [19]。

相同器件的系统失配主要是由不对称布局和工艺梯度造成的[4]-[6]，而随机失配是由工艺条件或材料特性的统计波动引起的[7]、[8]。 令 CS ={C0, C1,…,CN−1} 为包含 N 个电容器的电容器组，每个电容器由放置在电容器阵列中的若干个 UC 组成。 为了实现电容之间更好的匹配，电容阵列通常按照共质心结构放置。 共质心结构列出了以下四个规则； 即重合、对称、分散和紧凑性来指导放置和布局[4]。 共同质心的开始是一种基于规则的方法，无论哪个位置达到更好的匹配都很难判断。 因此，Sayed 和 Dessouky [9] 以及 Khalil 等人。 [10] 引入了氧化物梯度模型来估计电容器阵列的电容器对放置中的氧化物梯度引起的失配。 氧化物梯度模型表明，布局阵列的不同入口会导致不同的氧化物厚度，从而导致不同的电容。 因此，电容器对的比率失配 M 被计算为 CS [9] 中所有电容器对中的最大值。 已经提出了几种放置方法，例如以矩形或圆形顺序从内到外对电容器阵列的入口进行索引，以及将 CS 中的电容器分类为奇数组和偶数组。 随后，引入了确定性 UC 放置程序，用于放置遵循共同质心结构，以获得尽可能小的 M 值。基于具有相似变化的更接近设备的概念，空间相关系数 模型[7]，[8]被提出来估计随机失配。 罗等人。 [11]和陈等人。 [12]表明，电容器对的相关系数较高的电容器阵列放置可以实现更高的分散性并减少随机失配对电容器对的影响。 引入启发式搜索方法 [12]、[13] 以最大化整体相关系数 L，它是 CS 中每个非重复电容器对的相关系数之和。 这种方法得到的布局虽然表现出高度的分散性，但没有考虑对称性和重合性。 为了考虑系统性和随机性不匹配，Lin 等人。 [14]、[15] 将氧化物梯度模型和空间相关系数模型组合成一个成本函数，并提出了基于模拟退火 (SA) 的方法的对序列表示放置方法。 该方法旨在最小化比率失配 M 并最大化整体相关系数 L。因此，该方法生成的布局同时满足重合、对称和离散三个标准。 然而，启发式搜索方法和 SA 方法都需要相当长的时间来解决广泛的电容器阵列放置问题，例如涉及二进制加权连续比率的电容器阵列放置。 为了减少放置生成时间，同时保持较低的比率失配 M 和较高的整体相关系数 L，提出了对角加权方法 [16]。 然而，几个反例表明，具有低比率失配 M 和高总体相关系数 L 的布局可能不会表现出高性能 [21]、[22]。

二进制加权连续比率的放置用于检查比率失配M和整体相关系数L，也可用于评估线性性能。 图 1 显示了 N 位 SAR ADC [2] 的示意图。 SAR ADC采用二分查找算法，其数字编码由N个循环比较确定。 在转换阶段，开关 SN 到 S1 将电容器 CN 到 C1 的底板依次连接到参考电压 Vref。 一旦开关位置改变，电压 VTP 将与 Vref 进行比较。如果 VTP 高于 Vref，则开关设置回 GND 连接； 否则，它停留在 Vref。令电容 Ci 等于 2i−1CU，i = 1∼N，其中 CU 是单位电容。 如图1所示，寄生电容有两种：1）基板电容，CTPi（顶板）和CBPi（底板）和2）耦合电容，CCi，i = 0∼N。设CTP为总和 所有 CTP 的原因是它们都连接在同一点，即 VTP。 因为 Ci 和 CCi 是并联的，所以等效电容 C#i 是 C#i = Ci +CCi。 因此，每个比较阶段的电压 VTP 可以表示为 [2]、[3]、[20]：
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本文解决了更关键的 UC 安置问题； 换句话说，优化的电容器放置并不意味着性能优化。 为了解决这个问题，我们首先区分比率不匹配的标准、整体相关系数和线性度。 比率失配和整体相关系数取决于电容器对，而线性度取决于二进制加权连续比率。 我们提出了一种基于分区中心的对称 (PACES) 放置方法，称为 PACES，将 UC 放置在分区子阵列的中心，然后采用系统算法对 UC 组进行编码以形成二进制加权电容器阵列 SAR ADC。 实验结果表明，与传统方法相比，PACES 可以实现更好的线性性能和更短的计算运行时间。

调研

实验指标

性能指标

这些展示位置用于同时评估比率失配 M 和整体相关系数 L [13]-[16]。 事实上，导致更好的比率失配的成功归因于将 C0 和 C1 都放置在数组的中心条目 [22]。 此外，具有大的整体相关系数 L 的放置不能带来更好的性能 [22]。 除了使用比率失配 M 和整体相关系数 L 评估布局外，线性性能也可用于评估生成的布局。 通过输入斜坡信号或正弦波获得 DNL 和 INL，并将输出代码累加以创建统计直方图 [24]。 本文采用线性斜坡直方图法。 令 H[i] 为直方图中代码 i 的数量。 输入斜坡信号过载至输入范围。 代码 0 和满量程代码 $2^N-1$ 比其他代码出现的次数非常多。 代码 0 和代码 $2^N-1$计数被忽略。 从代码 1 到 $2^N-2$的直方图的平均代码宽度 Hm 计算如下：

DNL 由实际代码宽度与平均代码宽度 Hm 之间的差定义 [24]。 DNL 获得为

其中$i=1,2,...,2^N-2$。INL 定义为相同输入电压下的输出代码和理想代码之间的差异。 这是DNL的积累

随机不匹配 指标

为了减轻随机不匹配对给定位置的影响，整体相关系数 L 已针对最大化 [12]-[16]。 然而，已经表明，具有较大总体相关系数 L 的位置不是一个充分的标准 [21]、[22]，因此进行蒙特卡罗模拟 [23] 来评估随机失配以模拟统计波动。

考虑图 4 [15] 中所示的 9 位 SAR ADC 布局，估计其总相关系数 L = 39.243。 将此位置应用于蒙特卡洛模拟， $$CS=[C_9^{\#},C_8^{\#},C_7^{\#},C_6^{\#},C_5^{\#},C_4^{\#},C_3^{\#},C_2^{\#},C_1^{\#},C_0^{\#}]$$包含十个随机变量。 假设每个随机变量处于正态分布下，$C_i^{\#}$ 的平均值和变异系数为 10%（CV = 10%）。 $C_i^{\#}$表示电容 Ci 与耦合电容 $C{C}_i(C_i^{\#}=C_i+C{C}_i)$并联。 在本文中，Ci 和 CCi 是从布局中获得的，其中 UC CU 提取为 32.7 fF，$C_{TP}$ 为 508 fF。 提取的电容列在表 III 中。 令观察到的 $C_i^{\#}$ 的随机样本为 $C_i^{\#}$ ，则比率 $R_i^{\#}$定义如下：

取 4000 个样本的单位距离相关系数 ρ0 = 0.9[11]，定义 R# i 和 Std（R# 图 5。其中一个随机样本的 DNL 和 INL 图。表 IV 蒙特卡洛模拟统计数据 i）是 平均值和标准差，表 IV 总结了该布局的蒙特卡洛模拟结果的统计数据。 结果表明，比率R#与其他比率不同。 Std(R#9比远离R#9值的随机样本变化较大)表明存在一些R#9随机样本的外部数量。9越多也可以增加 DNLRMS 和 INLRMS 最大值最大值。 这个结果也可以在图 5 中显示，DNL 在代码编号 256 处有很大的误差。表 IV 显示，这个 placemax ment 的 DNLRMS 最大值和 INLRMS 分别为 2.71 LSB 和 1.95 LSB。 尽管这种放置的目的是使整体相关系数 L 最大化以消除随机失配，但结果表明它可能不会优化线性性能，因为整体相关系数 L 评估了电容对相关性 (ρC0,1,ρC0,2,…)，而 SAR ADC 的线性性能取决于其二进制加权连续比 [1]–[3]。

系统失配的性能指标 氧化物梯度

氧化物梯度模型描述了位于不同位置的UC由于经历了不同的氧化物厚度而表现出不同的电容值。 比率失配衡量电容器对之间的失配，并将 M 提取为最大值。 正如 [22] 中所指出的，在 SAR ADC 的放置中最佳比率不匹配的结果归因于将 C0 和 C1 都放置在阵列的中心条目上。 考虑图 6 中的 9 位布局，图 6 的阵列大小为 23×23，最大布线轨道为 9。电容器 C0 和 C1 都位于阵列的中心。 图 7 绘制了图 6 的比率失配图，几何参数为 Sx = 9.1 μm Sy = 2.6 μm，H = 25 μm，W = 25 μm，t0 = 40 nm，γ = 10 ppm。 结果表明，M 等于 0.695，等于图 4 [15] 中显示的位置。 实际上，氧化物梯度模型的几何参数也可以根据实际的布局布局来确定。 基于 TSMC 0.18 μm 工艺，提取的 32.7 fF 的 UC CU 具有 H = 10.2 μm 和 W = 10.2 μm。 设本文中的走线间距为 1 μm，最大走线轨迹为 9，Sx 和 Sy 指定为 9 μm。 下面，我们首先给出一个例子来描述基于指定氧化物梯度角 θ 的 DNLmax 和 INLmax 的计算。示例 1（DNLmax 和 INLmax 的计算）：设 t0 为 40 nm，γ 为 10 ppm，氧化物梯度角 θ 为 90°，电容 Ci,M 表示考虑氧化物梯度模型的电容，根据 放置图 6，提取的电容在表 V 中列出。给定电容 Ci、M、CCi 和 CTP，二进制加权

通过 (6)，比率失配 M 表征了电容器对的比率失配。 最小比率失配 M 在线性性能优化中不能参考相同的结论，因为 SAR ADC 的线性性能取决于其二进制加权连续比率。
展示位置如图所示。 图 4 和 6 满足公共质心规则，放置在图 6 中的 UC 显示出比放置在图 4 中的 UC 更高的色散。具有高度色散的位置具有更好的线性性能 [21]，[22 ]。 给定 N 位 SAR ADC 和布局阵列，电容 C0 和 C1 包含一个 UC，放置在阵列的中心，以减轻系统失配。 除了系统失配，对于随机失配，位于中心阵列的电容 C0 和 C1 也实现了 LSB 比率的最小方差[21]。 此外，电容 CN 被放置为像棋盘一样的放置，满足共同质心规则 [4] 的重合、离散和对称性，并且已被证明可以获得 MSB 比的最小变化 [21]，[22]。 因此，将电容CN放置为棋盘式放置，可以避免其余电容的放置位置，即CN-1至C2，避免在阵列中聚集。 UC 可以在阵列中尽可能均匀地分布，同时满足共质心规则的重合、离散和对称性[4]。 在下一节中，提出了一种用于 SAR ADC 的 PACES 布局算法。

实验

所提出的传统二进制加权电容阵列的放置算法是在 Python 编程语言中实现的。 版图采用台积电 0.18 μmCMOS 工艺的 Laker 版图环境完成。 本文选择的0.18μm技术是独立于技术节点的。 系统变化模型中使用的线性氧化物梯度系数γ和随机变化模型中使用的单位距离相关系数ρ0的不同取值可以在不同的工艺条件下进行处理。 虽然使用不同的技术会产生不同的寄生电容值，但一旦布线方法可以使耦合电容CCi和电容Ci成比例特性，寄生电容对线性性能的影响就较小。 本文中使用的符合比率属性的路由方法已在第二节中得到认可。

在以下实验中，提取的 UC 为 32.7 fF，尺寸为 H = W = 10.2 μm。 布线方法基于 [9]、[10] 和 [15]，并被虚拟电容器包围，以减轻二阶光刻误差和邻近效应 [4]、[16]。 布线间距指定为 1 μm，因此，如果最大布线轨道为 5，则布局的 Sx 和 Sy 分别为 5 和 5 μm。 完成布局后，电容由 Calibre xRC 提取。 然后将提取的电容 Ci、CCi 和 CTP 输入 MATLAB 以模拟系统失配和随机失配的 $DN{L}_{max}^{RMS}$ 最大 $IN{L}_{max}^{RMS}$。

表 VI 列出了失配率 M 的值、总相关系数 L 的值以及建议的布局和传统方法的布局生成时间。 最大布线轨迹标注在表 VI 的第三列，用于计算 Sx 和 Sy 的几何参数。 为了评估比率失配 M，几何参数指定为 H = 10.2 μm，W = 10.2 μm，t0 = 40 nm； 和 γ = 10 ppm，而 Sx 和 Sy 由最大布线轨道乘以布线间距确定。 对于整体相关系数 L，单位距离相关系数 ρ0 指定为 0.9。

具体方法

寄生和布局

设设计的单位电容为30 fF，通过版图提取，尺寸为H=10.2 μm、W=10.2 μm的单位电容提取为32.7 fF。 应用 [9]、[10] 和 [15] 中介绍的路由方法，奇数通道中的路由轨道取决于要连接的不同 UC 组的数量。 为了遵循相同的布局环境[4]，所有垂直布线通道需要具有相同的通道宽度，这取决于奇数通道中的最大布线轨道。 例如，考虑图 3 中的布局，垂直布线通道 #3，其左右两行包含四种不同的 UC，即 #0、1、2 和 3。因此，最大 此布局的布线轨迹为 4。基于最大布线轨迹为 4，提取的电容列于表 II。 根据表 II 的值，耦合电容 CCi, i = 0 ~ N 和电容 Ci, i = 0 ~ N, 表现出比例特性。 提取电容的结果表明，这种布线方法可以避免额外的耦合和重叠电容，因为将布线通道分离为上电容器板和下电容器板的连接[10]，[15]。 此外，为了减轻二阶光刻误差和邻近效应，电容器阵列应被虚拟 UC 包围 [4]、[16]。 这意味着，通过这种路由方法和布局实现，我们可以只关注 UC [15]、[22] 的放置。

N位SARADC总共由2n个uC组成。电容C2到CN包含偶数UCs可以放置在重合和对称上，以缓解系统失配。此外，成功地导致更好的系统不匹配归因于将C0和C1都放置在阵列[22]的中心条目上。为了缓解随机错配，Ci的UCs应该尽可能均匀地放置在阵列[4]，[21]中。电容CN被放置为棋盘状放置，因为棋盘状放置通过阵列达到最大的色散度，然后达到最小的比率方差。

PACES的数组大小限制为$2^n\times 2^m$数组大小，其中n，m>0。虽然数组大小限制在$2^n\times 2^m$，但提出了系统模式来缓解系统失配和随机失配。 以下部分提供了 Ci 中每个 UC 的分配方法的详细概念，然后收集以生成用于构建 N 位布局的系统模式。

值得跟进

1. 低M和高L值并不意味着更高的线性性能。
2. 重合、对称、分散和紧凑性来指导放置和布局[4]
3. 对角加权方法[16]
4. 几个反例表明，具有低比率失配 M 和高总体相关系数 L 的布局可能不会表现出高性能 [21]、[22]
5. 比率失配和整体相关系数取决于电容器对，而线性度取决于二进制加权连续比率。