【Time13】clk_mux的时序约束

clk 端口由片外多路复用器驱动

	# 在端口上创建两个时钟
	create_clock -name clk_100 -period 10 [get_ports clk]
	create_clock -name clk_125 -period 8 [get_ports clk] -add
	# 设置两个时钟为独占时钟
	set_clock_groups -exclusive -group {clk_100} -group {clk_125}

FPGA 上有一个时钟多路复用器

	# 在每个端口上创建一个时钟
	create_clock -name clk_100 -period 10 [get_ports clkA]
	create_clock -name clk_125 -period 8 [get_ports clkB] -add
	# 设置两个时钟为独占时钟
	set_clock_groups -exclusive -group {clk_100} -group {clk_125}

FPGA 上具有链接时钟多路复用器

	create_clock -name A -period 10 [get_ports clkA]
	create_clock -name B -period 8 [get_ports clkB]
	create_clock -name C -period 8 [get_ports clkC]
	create_clock -name D -period 10 [get_ports clkD]
	# 切割时钟之间的路径
	set_clock_groups -exclusive -group {AC} -group {BD}

https://www.intel.com/content/www/us/en/support/programmable/support-resources/design-examples/quartus/exm-tq-clock-mux.html