FPGA学习记录——VGA的一些使用（一）

参考书目：《FPGA Verilog开发实战指南——基于Xilinx Artix7》、《FPGA Verilog开发实战指南——基于Altera EP4CE10》。

参考视频：b站小梅哥的视频、野火的视频。

FPGA 在图像传输、处理方面有不可或缺的作用，所以学习掌握视频传输的相关知识是的非常有必要的。从最简单的 VGA 接口开始着手学习，了解掌握VGA 接口的相关知识，为后续其他视频接口的学习做铺垫。学习掌握 VGA 视频接口的基本知识和概念， 了解掌握 VGA 接口时序。根据所学知识设计一个 VGA 显示控制器， 并在 VGA 显示器上进行多色彩条显示。

VGA的显示方法就和写字一样从左到右，从上到下，按我的理解，图像就像一个面条一样，是一根输入。而写字的时候都会在作业本上上下左右留有空白而真正有字的只有正中间。

行扫描左右的同步时钟是确定的而，后沿、左边框等为各种分辨率的参数。

场同步信号一样，各项参数都会给出。

localparam Hsync_End = 800;
localparam HS_End = 96;
localparam Vsync_End = 525;
localparam VS_End = 2;
localparam Hdat_Begin = 144;
localparam Hdat_End = 784;
localparam Vdat_Begin = 35;
localparam Vdat_End = 515;

以上为640*480的参数。

VGA的行时许和列时许如上图，真正显示的区域为黄、粉红的交界处。

    input clk;
   
    input reset_n;
    input [23:0]data;
    output reg VGA_HS;
    output reg VGA_VS;
    output reg VGA_BLK;
    output reg[23:0]VGA_RGB; // R[7:0]、G[7:0]、B[7:0]3
    output reg data_req;

 输入有通常的clk、rst_n、data，data为图像数据，本实验使用的是ROM写入的是由MIF精灵的生成.coe文件，具体的操作小梅哥的视频有讲解。

    reg [9:0]hcnt;
always@(posedge clk or negedge reset_n)
    if(!reset_n)
    hcnt <= 0;
    else if(hcnt >= Hsync_End -1)
    hcnt <= 0;
    else
    hcnt <= hcnt + 1'b1;
always@(posedge clk)
VGA_HS <= (hcnt < HS_End )?0:1;


reg [9:0]vcnt;
always@(posedge clk or negedge reset_n)
    if(!reset_n)
    vcnt <= 0;
    else if(hcnt== Hsync_End -1)begin
    if(vcnt>=Vsync_End-1)
    vcnt<=0;
    else
    vcnt <= vcnt + 1'd1;
    end
    else
    vcnt <= vcnt;
  
always@(posedge clk)
    VGA_VS<= (vcnt < VS_End)?0:1;

always@(posedge clk)
    data_req<=((hcnt>=Hdat_Begin-1)&&(hcnt<Hdat_End-1)&&(vcnt>=Vdat_Begin)&&(vcnt<Vdat_End))?1:0;

always@(posedge clk)
    VGA_BLK<=data_req;

always@(posedge clk)
    VGA_RGB<=data_req?data:0;

整体代码。

module VGA_CTRL_tb();


reg clk;
reg reset_n;
reg [23:0]data;
wire VGA_HS;
wire VGA_VS;
wire VGA_BLK;
wire data_req;
wire [23:0]VGA_RGB; //R[7:0]、G[7:0]、B[7:0]]


VGA_CTRL VGA_CTRL(
    clk,
    reset_n,
    data,
    data_req,
    VGA_HS,
    VGA_VS,
    VGA_BLK,
    VGA_RGB

);

initial clk = 1;
always #20 clk = ~clk;

initial begin
reset_n = 0;
#201;
reset_n = 1;
#200000000;
$stop;

end

always@(posedge clk or negedge reset_n)
    if(!reset_n)
        data<= 0;
    else if(!data_req)
        data <= data;
    else
          data <= data + 1'd1;
          
endmodule

仿真代码。

仿真结果。