FPGA学习记录——使用verilog完成对IIC总线的编写，采用三段式状态机

已于 2022-07-08 20:09:16 修改
阅读量582 收藏 1
点赞数 1
文章标签： fpga开发
于 2022-07-08 20:07:26 首次发布
版权声明：本文为博主原创文章，遵循 CC 4.0 BY-SA 版权协议，转载请附上原文出处链接和本声明。
本文链接：https://blog.csdn.net/qq_33132367/article/details/125685148
版权 
module i2c_me(
	clk,
	rst_n,
	
	Cmd,
	Go,
	Rx_DATA,
	Tx_DATA,
	Trans_Done,
	ack_o,
	i2c_sclk,
	i2c_sdat
);
	input clk;
	input rst_n;
	
	input [5:0]Cmd;
	input Go;
	output reg[7:0]Rx_DATA;
	input [7:0]Tx_DATA;
	output reg Trans_Done;
	output reg ack_o;
	output reg i2c_sclk;
	inout i2c_sdat;


//系统时钟采用50MHz
parameter SYS_CLOCK = 50_000_000;

parameter SCL_CLOCK = 400_000;

localparam SCL_CNT_M = SYS_CLOCK/SCL_CLOCK/4 - 1;
reg [19:0]div_cnt;
reg en_div_cnt;
always@(posedge clk or negedge rst_n)
	if(!rst_n)
		div_cnt <= 20'd0;
	else if(en_div_cnt)begin
		if(div_cnt < SCL_CNT_M)
			div_cnt <= div_cnt + 1'b1;
		else
			div_cnt <= 0;
	end
	else
		div_cnt <= 0;
wire sclk_plus = div_cnt == SCL_CNT_M;
reg  sclk_plus_state ;
always@(posedge clk or negedge rst_n)
	if(!rst_n)
		sclk_plus_state <= 1'b0;
	else if(sclk_plus)	
			sclk_plus_state <= 1'b1;
		else 
		sclk_plus_state <= 1'b0;


localparam
		IDLE      = 8'b00000001,   
		GEN_STA   = 8'b00000010,   
		WR_DATA   = 8'b00000100,   
		RD_DATA   = 8'b00001000,   
		CHECK_ACK = 8'b00010000,   
		GEN_ACK   = 8'b00100000,   
		GEN_STO   = 8'b01000000;   
reg [7:0]c_state,n_state;
always@(posedge clk or negedge rst_n)begin
if(!rst_n)
	c_state <= IDLE;
else 
	c_state <= n_state;	
end





localparam 
		WR   = 6'b000001,   
		STA  = 6'b000010,   
		RD   = 6'b000100,   
		STO  = 6'b001000,   
		ACK  = 6'b010000,   
		NACK = 6'b100000;   

reg [4:0]cnt;
always@(*)
	begin
		case(c_state)
					IDLE     : 
					begin 
							if(Go)begin
								if(Cmd & STA)
									n_state <= GEN_STA;
								else if(Cmd & WR)
									n_state <= WR_DATA;
								else if(Cmd & RD)
									n_state <= RD_DATA;
							end
							else 
								n_state <= c_state;
					end
					
					GEN_STA  :     
					begin 
						if(cnt==5'd3&&sclk_plus)begin
							if(Cmd & WR)
								n_state <= WR_DATA;
							else if(Cmd & RD)
								n_state <= RD_DATA;
							end
						else
							n_state <= c_state;
					end
					
				
					WR_DATA  :     
					begin 
							if(cnt==5'd31&&sclk_plus)
								n_state <= CHECK_ACK;
							else
								n_state <= c_state;
					end
					
					RD_DATA  :     
					begin 
							if(cnt==5'd31&&sclk_plus)
								n_state <= GEN_ACK ;
							else
								n_state <= c_state;
					end
					
					CHECK_ACK:     
					begin 
						if(cnt==5'd3&&sclk_plus)begin
							if(Cmd & STO)
								n_state <= GEN_STO;
							else 
								n_state <= IDLE;
							end
						else
							n_state <= c_state;
					end
					
					GEN_ACK  :    
					begin
						if(cnt==5'd3&&sclk_plus)begin
							if(Cmd & STO)
								n_state <= GEN_STO;
							else 
								n_state <= IDLE;
						end
							else
								n_state <= c_state;
							
					end
					
					GEN_STO  :     
					begin   
							if(cnt==5'd3&&sclk_plus)
								n_state <= IDLE;
							else
								n_state <= c_state;
					end
				
					default:
							n_state <= IDLE;
		endcase
	end




always@(posedge clk or negedge rst_n)
	if(!rst_n)
	cnt <= 0;
	else if(sclk_plus == 1)begin
	if(cnt==3&&c_state==GEN_STA)
	cnt <=0 ;
	else if(cnt==31&&c_state==WR_DATA)
		cnt <=0 ;
	else if(cnt==31&&c_state==RD_DATA)
		cnt <=0 ;
	else if(cnt==3&&c_state==CHECK_ACK)
		cnt <=0 ;
	else if(cnt==3&&c_state==GEN_ACK )
	cnt <=0 ;	 
	else if(cnt==3&&c_state==GEN_STO )
	cnt <=0 ;
	else
	cnt <= cnt +1'b1;
	end

 always@(posedge clk or negedge rst_n)
 if(!rst_n)
 en_div_cnt <= 1'b0;
else if((c_state == GEN_STO) && (cnt >3'd3))
 en_div_cnt <= 1'b0;
 else if(Go == 1'b1)
  en_div_cnt  <= 1'b1;
  else
  en_div_cnt  <=en_div_cnt;

	reg i2c_sdat_o;
	reg i2c_sdat_oe;
	assign i2c_sdat = !i2c_sdat_o && i2c_sdat_oe ? 1'b0:1'bz;
	

	
always@(posedge clk or negedge rst_n)
	if(!rst_n)begin
		Rx_DATA         <= 0   ;
		i2c_sdat_oe     <= 1'd0;
		en_div_cnt      <= 1'b0;
		i2c_sdat_o      <= 1'd1;
		Trans_Done      <= 1'b0;
		ack_o           <= 0   ;

	end
    else begin
		case(c_state)
			IDLE      :   
			begin
			Trans_Done <= 1'b0;i2c_sdat_oe<= 1'd1;
//				if(Go)begin
//					en_div_cnt <= 1'b1;
//					Done_IDLE <= 1'b1;
//					end
//				else begin
//				en_div_cnt <= 1'b0;
//					Done_IDLE <= 1'b0;
//				end
			/* 	case(cnt)				
					3:begin i2c_sclk <= 0;Trans_Done <= 1'b1;end
					default:begin Trans_Done <= 1'b0;i2c_sdat_oe <= 1'd1;end
				endcase */
			end
			GEN_STA   :   
			begin 
				if(sclk_plus)begin
								case(cnt)
									0:begin i2c_sdat_o <= 1; i2c_sdat_oe <= 1'd1;end
									1:begin i2c_sclk<= 1;end
									2:begin i2c_sdat_o <= 0; i2c_sclk <= 1;end
									3:begin i2c_sclk <= 0;end
									default:begin i2c_sdat_o <= 1; i2c_sclk <= 1;end
								endcase
							
							
							end
			end
			WR_DATA   :   
			begin 
				if(sclk_plus)begin
				
								case(cnt)
									0,4,8,12,16,20,24,28:begin i2c_sdat_o <= Tx_DATA[7-cnt[4:2]]; i2c_sdat_oe <= 1'd1;end	//set data;
									1,5,9,13,17,21,25,29:begin i2c_sclk <= 1;end	//sclk posedge
									2,6,10,14,18,22,26,30:begin i2c_sclk <= 1;end	//sclk keep high
									3,7,11,15,19,23,27,31:begin i2c_sclk <= 0;end	//sclk negedge
									
									default:begin i2c_sdat_o <= 1; i2c_sclk <= 1;end
								endcase
								
							end
			end
			RD_DATA   :   
			begin
				if(sclk_plus)begin
								
								case(cnt)
									0,4,8,12,16,20,24,28:begin i2c_sdat_oe <= 1'd0; i2c_sclk <= 0;end	//set data;
									1,5,9,13,17,21,25,29:begin i2c_sclk <= 1;end	//sclk posedge
									2,6,10,14,18,22,26,30:begin i2c_sclk <= 1; Rx_DATA <= {Rx_DATA[6:0],i2c_sdat};end	//sclk keep high
									3,7,11,15,19,23,27:begin i2c_sclk <= 0;end	//sclk negedge	
									31:begin i2c_sclk <= 0;end 									
									default:begin i2c_sdat_o <= 1; i2c_sclk <= 1;end
								endcase
							end
			end
			CHECK_ACK :   
			begin
				if(sclk_plus)begin
								
								case(cnt)
									0:begin i2c_sdat_oe <= 1'd0; i2c_sclk <= 0;end
									1:begin i2c_sclk <= 1;end
									2:begin ack_o <= i2c_sdat; i2c_sclk <= 1;end
									3:begin i2c_sclk <= 0;
									if(Cmd & STO)
												Trans_Done <= 1'b0;
											else
												Trans_Done <= 1'b1;
												end
						
									default:begin i2c_sdat_o <= 1; i2c_sclk <= 1;end
								endcase
								end
								
							
			end
			GEN_ACK   :   
			begin
				if(sclk_plus)begin
								
								case(cnt)
									0:begin 
											i2c_sdat_oe <= 1'd1;
											i2c_sclk <= 0;
											if(Cmd & ACK)
												i2c_sdat_o <= 1'b0;
											else if(Cmd & NACK)
												i2c_sdat_o <= 1'b1;
										end
									1:begin i2c_sclk <= 1;end
									2:begin i2c_sclk <= 1;end
									3:begin i2c_sclk <= 0;
										
											if(Cmd & STO)
											Trans_Done <= 1'b0;
											else 
											Trans_Done <= 1'b1;
									end
							
									default:begin i2c_sdat_o <= 1; i2c_sclk <= 1;end
								endcase
							
							end
			end
			GEN_STO   :  
			begin 
				if(sclk_plus)begin
								case(cnt)
									0:begin i2c_sdat_o <= 0; i2c_sdat_oe <= 1'd1;end
									1:begin i2c_sclk <= 1;end
									2:begin i2c_sdat_o <= 1; i2c_sclk <= 1;end
									3:begin i2c_sclk <= 1;Trans_Done <= 1'b1;end
			
									default:begin i2c_sdat_o <= 1; i2c_sclk <= 1;end
								endcase
						
							end
			end
			
		
		endcase
	end	

endmodule

 

 

说明以后补；

出现了几个bug，读写数据使用的状态时钟使用的n_state导致写下一个状态信号会直接和状态一起跳变。

我也是只猫
关注
  • 1
    点赞
  • 踩
  • 1
    收藏
    觉得还不错? 一键收藏
  • 1
    评论
I2C总线通讯协议中主机模块的FPGA实现
shen_you的博客
11-29 1万+
有关于I2C通讯用FPGA实现的一些部分
verilog 3段式状态机
踩坑记录
03-05 8289
3段式状态机： 3段式状态机写法，写出下图状态转换图。 1 确定输入输出信号，及其类型（是wire还是reg）； 2 声明内部信号，一般需要定义current_state和next_state； 3 用3个always语句描述状态机。第一个用来次态和现态的转换，第二个always用于现态在输入情况下转换为次态的组合逻辑；第三个语句用于现态到输出的组合逻辑输出。 // 3段式状态机写法，写出上图状态转换图。 module finite_fsm( output reg z_o, input clk,
always块中时序逻辑 negedge rst_n和posedge rst实际电路
cy413026的博客
12-22 3631
对于时序逻辑中的negedge rst_n和posedge rst复位，实际的电路是什么样呢？通过综合发现SDF前复位信号进入CD/SDN的取反都是用的普通INV cell，所以对于复位信号来说普通取反问题不大，但是这些取反只是在SDF之前的，SDFSYNC1RPQD1xxxxxVT ：高复位，复位值为0。SDFSYNC1SNQD1xxxxxVT：低复位，复位值为1。1.低复位，复位值为0。2.低复位，复位值为1。3.高复位，复位值为0。4.高复位，复位值为1。
千字长文带你梳理Verilog怎么写
weixin_49895102的博客
05-08 977
Verilog梳理 诸位看官请确保阅读本文之前已经学过了数字逻辑基本的知识。本文梳理的内容基于《计算机组成与设计：硬件与软件接口》这本书，侧重点在于最终设计出CPU。 1. Verilog的数据类型和操作类型 两种基本数据类型datatypes wire表示一个组合信号（specifies a combinational signal) reg-用于存储一个数据 (a register) //下面展示一些基本定义方式 //32位宽 reg [31:0] wire[31:0] //访问指定连续位 reg[s
Verilog实现iic总线协议
Zcc的博客
05-20 5041
初学者笔记 欢迎讨论（虽然可能大部分时间不在线） 一、iic总线时序 两根线：SDA、SCK 1、空闲状态：SDA、SCK为高电平 2、开始信号：SCK为高电平期间，SDA产生一个下降沿 3、发送数据：SCK为低电平期间，SDA可变 SCK为高电平期间，SDA不可改变，发送信号 4、应答信号：SDA改为输入（高阻状态，通过使能端改变） 下面贴张时序图 ![在这里插入图片描述](https:/...
FPGA三段式状态机的思维陷阱.docx
11-26
FPGA三段式状态机的思维陷阱 在FPGA设计中，状态机是非常重要的一部分，而三段式状态机是其中的一种常用实现方式。三段式状态机的优点很多，国内外各位大牛都已经说的很多了，大致可归为以下三点：1.将组合逻辑和...
verilog三段式状态机
03-27
在本项目“verilog三段式状态机”中，我们主要探讨的是如何使用Verilog来实现一种经典的三段式状态机模型。 状态机是控制逻辑的核心组成部分，用于管理系统的状态转换。它按照预定义的规则从一个状态转变到另一个...
serial_number_check.zip_三段式状态机
09-24
在这个“serial_number_check.zip_三段式状态机”案例中，我们聚焦于一个特定的设计模式——三段式状态机，它在序列检测任务中扮演着重要角色。三段式状态机是一种结构化设计方法，有助于简化复杂状态机的实现和理解...
verilog经典三段式状态机设计实例.docx
07-26
三段式状态机是一种常见的设计方法，它将状态机分为当前状态、下一状态和输出三个部分来描述。 在给定的文档中，有两个状态机实现的例子，分别是Moore型和Mealy型。这两种类型的状态机主要区别在于输出的计算时机...
fsm.rar_Verilog状态机_fsm verilog_二段式verilog_有限状态机_状态机
09-14
在数字电路设计中，有限状态机（Finite State Machine, FSM）是一种重要的逻辑设计...在提供的`fsm`文件中，可能包含了关于如何使用Verilog实现二段式状态机的详细示例和解释，这有助于进一步加深对这一主题的理解。
Verilog三段式书写
08-13
文章对Verilog中的FSM的一段式、二段式、三段式进行了精辟的分析和比较.让我们以后可以更好的运用Verilog中的状态机。
FPGA实现IIC接口（2）--IIC接口芯片的实际使用
热门推荐
孤独的单刀
10-15 3万+
通过本文您会学到：如何用EEPROM来实现IIC接口。
Verilog基础：三段式状态机与输出寄存
最新发布
前进，才知道自己的渺小
11-13 2366
这两类有限状态机的下一状态和输出都是组合逻辑的形式的（指输出不直接来自寄存器的输出），两类状态机的结构如图1、图2所示。图4和图5分别给出了寄存输出的Mealy型状态机和Moore型状态机的结构。上面两图不难理解，但是一个新的问题出现了，即输出会延后一个周期得到，如果既需要当前周期给出输出，又需要对输出寄存，就不能使用当前状态和输入确定输出，而是应该使用下一状态组合逻辑和输入确定输出。对于Mealy状态机，因为需要状态转移和相应状态的输出同时出现，输出寄存器需要保存由下一状态组合逻辑和的输入推导的输出。
Verilog4-IIC总线的原理与Verilog实现
d_b_的博客
10-10 1791
文章目录IIC总线的原理与Verilog实现一、原理介绍IIC总线在通信中的几种状态1、空闲状态2、起始状态和结束状态3、有效的树位传输4、应答信号与非应答信号IIC 总线的读写过程1、主机通过 IIC 总线往从机中**写数据**2、主机通过 IIC 总线从 从机中**读数据**三、设计举例1、IIC 发送模块 设计结构、输出、输入结构发送过程时序抽象出状态机之后，写代码前分析一下代码中要注意的一些关键点：2、IIC 接收模块设计接收模块端口及框图接收一个字节数据时序接收模块注意事项 IIC总线的原理与Ve
verilog 实现 IIC
苍白的手漆黑的刀
04-08 1万+
verilog 实现IIC协议 算是一个简单的IP核,本来是挂在AXI总线上,可以通过microblaze对其进行配置。最近在弄ADV7511,用到IIC来配置它.直接上代码： `timescale 1ns / 1ps //////////////////////////////////////////////////////////////////////////////////
【原创】verilog的iic设计调试总结_Detective_ALong_新浪博客
a412841321的专栏
04-18 208
iic_wr模块用的夏书中的代码，rd信号置位启动读时序，完成读字节后拉高ack信号； GetRefV模块为自己编写，目的在于取4个字节后，完成ASCII2U8和V2DA转换，通过状态机控制执行； 出现的问题： GetRefV向iic_wr发送addr和启动命令，示波器显示iic_wr仅读一个字节，而读字节循环结束。其中，读字节循环结束的命令为if( Cnt == 2'h0 )，即字...
【verilog】一主多从模式下的IIC驱动(三段状态机法)(fpga)
helloworld573的博客
03-09 2813
有关IIC时序部分：链接 上一篇，一段状态机的iic驱动：链接 MIAN /* iic freq = 250khz fpga freq = 50Mhz 向内部寄存器地址位数为8的从机写数据:1->3->4->7 need:type16_type8=0,read1_write0=0. 向内部寄存器地址位数为16的从机写数据:1->2->3->4->7 need:type16_type8=
Verilog 代码编写 IIC通信-主到从向芯片写入数据
qq_46132759的博客
01-20 1693
题目： 根据课堂讲授的基本原理，自己尝试编写一个 IIC 控制逻辑，FPGA 的输入时钟为 10MHz，IIC 的通信频率为 400KHz，要求 FPGA 向 AD 芯片写入控制指令，AD 芯片的地址为 0000123（改为十进制 123，即 01111011），AD 芯片中有三个地址连续的寄存器， 地址为 0x48，配置数据为 0x55，地址为 0x49，配置数据为 0xAA，地址为 0x50，配置数据为 0xCC，试画出电路连接框图、状态转移图、完成代码编写并仿真。 分析...
Xilinx MIG IP核app_wdf_rdy信号一直为低
m0_46498597的博客
12-16 2894
1.1 Xilinx MIG IP核app_wdf_rdy信号一直为低 1.1.1 本节目录 1）本节目录； 2）本节引言； 3）FPGA简介； 4）Xilinx MIG IP核app_wdf_rdy信号一直为低； 5）结束语。 1.1.2 本节引言 “不积跬步，无以至千里；不积小流，无以成江海。就是说：不积累一步半步的行程，就没有办法达到千里之远；不积累细小的流水，就没有办法汇成江河大海。 1.1.3 FPGA简介 FPGA（Field Programmable Gate Array）
用verilog语言写FPGA三段式状态机按键控制翻转灯代码
06-09
好的，以下是一个使用Verilog语言编写的FPGA三段式状态机按键控制翻转灯的代码示例： ```verilog module state_machine(input clk, input btn, output reg led); // 定义状态枚举类型 typedef enum logic [1:0] { STATE_OFF, STATE_ON, STATE_TOGGLE } state_t; // 定义状态寄存器和当前状态变量 reg [1:0] state_reg, state_next; // 定义状态转移逻辑 always @(posedge clk) begin state_reg <= state_next; case (state_reg) STATE_OFF: if (btn) state_next = STATE_ON; STATE_ON: if (btn) state_next = STATE_TOGGLE; else state_next = STATE_OFF; STATE_TOGGLE: if (btn) state_next = STATE_OFF; else state_next = STATE_ON; default: state_next = STATE_OFF; endcase end // 定义输出逻辑 always @(state_reg) begin case (state_reg) STATE_OFF: led = 1'b0; STATE_ON: led = 1'b1; STATE_TOGGLE: led = !led; default: led = 1'b0; endcase end endmodule ``` 在这个状态机中，我们使用了一个时钟信号clk和一个按键信号btn作为输入，以及一个LED灯信号led作为输出。状态机包括三个状态：熄灭状态、点亮状态和翻转状态。当按键被按下时，状态机会根据当前状态进行状态转移，从而改变LED灯的状态。 在状态转移逻辑中，我们使用了一个状态寄存器state_reg和一个当前状态变量state_next来储存状态信息。在每个时钟上升沿时，我们根据当前状态和按键信号来更新下一个状态。在输出逻辑中，我们根据当前状态来改变LED灯的状态。 最后，我们需要使用FPGA开发工具将这个Verilog代码综合、实现和下载到开发板上，以实现按键控制LED灯的翻转。

“相关推荐”对你有帮助么？

  • 非常没帮助
  • 没帮助
  • 一般
  • 有帮助
  • 非常有帮助
提交
评论 1
添加红包

请填写红包祝福语或标题

个

红包个数最小为10个

元

红包金额最低5元

当前余额3.43元 前往充值 >
需支付：10.00元
成就一亿技术人!
领取后你会自动成为博主和红包主的粉丝 规则
hope_wisdom
发出的红包
实付元
使用余额支付
点击重新获取
扫码支付
钱包余额 0

抵扣说明：

1.余额是钱包充值的虚拟货币，按照1:1的比例进行支付金额的抵扣。
2.余额无法直接购买下载，可以购买VIP、付费专栏及课程。

余额充值