仿真出现[VRFC 10-2263] Analyzing Verilog fileinto library xil_defaultlib

再Vivado导入quartus的.v文件出现如下情况，仿真例化时例化的模块都是问号。

 

让我们去仿真文件夹看看。

INFO: [VRFC 10-2263] Analyzing Verilog file "E:/FPGA/sdram0/sdram/sdram.srcs/sim_1/imports/tb_sdram_init/tb_sdram_init.v" into library xil_defaultlib
INFO: [VRFC 10-311] analyzing module tb_sdram_init
INFO: [VRFC 10-2263] Analyzing Verilog file "E:/FPGA/sdram0/sdram/sdram.sim/sim_1/behav/xsim/glbl.v" into library xil_defaultlib
INFO: [VRFC 10-311] analyzing module glbl  

百度了，也看了别人的解决方法，都没用。最后我是重新建立工程没有使用导入功能后就可以了。

我觉得是！这个导入的问题。