FPGA Verilog分析综合时警告：Warning (12241): 1 hierarchies have connectivity warnings - see the Connectivity

警告：

Warning (12241): 1 hierarchies have connectivity warnings - see the Connectivity Checks report folder

解决过程:

看到这个警告，定位不到哪里出现问题，从网上找了下，定位如下:

在编译报告上，选择如下图位置，便可以知道，出现在什么地方了。

出现“hierarchies”这个词基本上是模块例化的问题。一般例化时，要是哪个连线没引出，没接上，或者是位宽不匹配就会出这个警告。可以通过定位到例化文件，或者是观察RTL视图去寻找，但是工程一大可不是那么好找的啊！

从图中可以看到我的问题是，usedw信号共6个bit，其中usedw[5:1]没有扇出，即没有引出连线。看了一下代码，是因为usedw位宽是6bit，定义的时候位宽定义为1bit。