【时序逻辑与组合逻辑（FPGA中的时序逻辑）】——从实例出发，深入理解FPGA中的时序逻辑设计

【时序逻辑与组合逻辑（FPGA中的时序逻辑）】——从实例出发，深入理解FPGA中的时序逻辑设计

FPGA中，我们需要同时考虑时序逻辑和组合逻辑。其中，时序逻辑是指输出信号与输入信号同步的电路结构，需要特别注意时序逻辑的时序关系，避免出现时序失效等问题。

下面，让我们从具体的实例出发，深入理解FPGA中的时序逻辑设计。

举例1：计数器

计数器是时序逻辑设计非常常见的一种类型。以下是一个16位二进制计数器的Verilog实现：

module counter(
    input clk, //时钟信号
    input rst, //重置信号
    output reg [15:0] count //计数器实现
);
    always @(posedge clk or posedge rst) begin
        if (rst) begin
            count <= 16'b0; //重置
        end else begin
            count <= count + 16'b1; //计数
        end
    end
endmodule

在该代码中，always块的@(posedge clk or posedge rst)语句代表着当时钟信号上升沿或者重置信号上升沿时，always块内的代码被触发执行。同时，我们使用一个寄存器(count)来保存计数值，每次计数时，通过count <= count + 16’b1语句将计数值加上1。

举例2：状态机

状态机是另外一种常用的时序逻