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仲南音
这个作者很懒,什么都没留下…
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Xilinx FPGA——在线升级
同以前单片机在线升级的做法一样,本质就是通信+Flash操作+跳转。原创 2024-02-07 15:30:38 · 2501 阅读 · 0 评论 -
Xilinx FPGA——ISE的UCF时序约束
时序约束是我们对FPGA设计的要求和期望,例如,我们希望FPGA设计可以工作在多快的时钟频率下等等。设计是要求系统中的每一个时钟都进行时序约束。原创 2023-11-30 14:52:00 · 1504 阅读 · 0 评论 -
Xilinx FPGA——FIFO缓存IP核创建和使用
FIFO IP核的创建与使用原创 2022-07-06 11:32:16 · 847 阅读 · 0 评论 -
Xilinx FPGA——ChipScope(硬件仿真 Core inserter方法)
类似Quartus II 的SignalTop在线调试,ISE也有这样的功能。一、防止变量被编译器优化的方法1、在变量声明时添加(* KEEP="TRUE" *),告诉编译器此处不做优化(* KEEP="TRUE" *)reg [23:0] counter;2、生成bit流文件之前,设置程序保持层数化结构。二、创建ChipScope文件三、在线调试...原创 2022-05-27 14:50:50 · 604 阅读 · 0 评论 -
Xilinx FPGA——ISE软件使用
项目需求更换了XC6SLX9-3TQG144C , Spartan6系列FPGA,需要使用ISE开发环境。原创 2022-05-25 09:32:00 · 6993 阅读 · 0 评论 -
FPGA自学11——以太网通信
一、以太网简介 以太网(Ethernet)是当今最通用的通信协议标准,他规定了包括物理层的连线、电子信号、介质访问协议的内容。 优点:成本低、通信速率高、抗干扰性强 标准以太网:10Mbit/S 快速以太网:100Mbit/S 千兆以太网:1000Mbit/S1.1、以太网接口引脚编号 引脚名称 说明 Pin1 TX+ 发送数据+ (发送差分信...原创 2021-11-25 14:11:48 · 10562 阅读 · 0 评论 -
FPGA自学10——SPI总线操作
1、SPI总线简介 SPI是一种高速、全双工、同步的串行外围设备接口,相对IIC总线而言没有确认(应答)机制,数据可靠性上有一定缺陷。1.1、SPI物理层 SCK :时钟信号线,用于同步 通信数据 MOSI :主机输出引脚(从机输入) MISO:主机输入引脚(从机输出) \CS :片选引脚SPI总线可实现一主机多从机的通信方式,示意图如下:1.2、SPI通信方式 SPI的通信方式是有CPOL(时钟极...原创 2021-11-16 13:34:13 · 842 阅读 · 0 评论 -
FPGA自学9——IIC总线操作EEPROM
1、IIC总线简介 IIC是集成电路总线,是一种两线式的串行总线,由SDA数据线、SCL时钟线构成的半双工通信方式。 标准模式:100kbit / s 快速模式:400kbit / s 高速模式:3.4Mbit / s1.1 IIC 总线的时序 IIC设备:闲置---->开始信号---->发送地址/应答---->发送数据/应答---->停止信号当数据线SDA 和时钟线SCL 都...原创 2021-10-22 11:55:38 · 1443 阅读 · 0 评论 -
FPGA自学8——UART功能使用
UART是单片机开发中最常用的串行通信接口之一,今天我用FPGA实现UART通信,感受一下FPGA与单片机之间的区别。 本次实验的功能:上位机通过USB转TTL工具向FPGA主板发送数据,主板收到后将数据返回到上位机。1、UART接收模块//串口接收模块module urat_recv ( input sys_clk, //系统时钟 input sys_rst_n, ...原创 2021-10-21 14:28:59 · 1627 阅读 · 4 评论 -
FPGA自学7——FIFO读写
FIFO(先进先出),FPGA应用中可用作两个不同时钟频率的模块通信 、两个不同位宽模块之间的通信、数据缓存等。1、使用IP核创建FIFI模块2、FIFO配置...原创 2021-10-20 15:36:19 · 516 阅读 · 0 评论 -
FPGA自学6——RAM读写
1、RAM内容回顾RAM(随机存取存储器),他可以随时把数据写入任一指定地址,也可随时从任一指定地址读出数据,其读写速度是由时钟频率决定的。 RAM分为SRAM(静态存储器) 速度快 、操作时序简单 、容量小、 成本高 DRAM(动态存储器) 速度相对SRAM慢、操作时序复杂 、容量大,成本低 2、FPGA中的RAM FPGA的片内存储器是SRAM的一种,主要用来存放程序执行过程中产生的中间数据、运算结果等信...原创 2021-10-20 11:14:05 · 12834 阅读 · 2 评论 -
FPGA自学5——PLL锁相环
1、PLL锁相环简介PLL锁相环是一种反馈控制电路,其利用外部输入的参考信号,在环路内部震荡信号的频率和相位。 PLL锁相环类似单片机的系统时钟树,只不过FPGA编程中系统时钟树要自己生成。 Quartus II软件提供了锁相环的IP核,可对时钟网络进行以下操作:时钟倍频、时钟分频、相位偏移、调节占空比。2、Quartus II创建锁相环3、根据项目要求生成4路输出信号其中...原创 2021-10-19 15:16:44 · 628 阅读 · 0 评论 -
FPGA自学4—— Modelsim仿真软件使用
Modelsim是一款仿真软件,可对VHDL 和Verilog HDL两种语言进行混合仿真。 前仿真:功能仿真,不考虑门电路延时与线延时,主要是验证电路与理想情况是否一致。 后仿真:时序仿真(布线后仿真),电路在实际应用中的工作仿真,考虑门电路延时与线延时,能反映芯片的实际工作情况。1、关联Quartus II 和Modelsim 软件打开QuartusII 软件关联modlesim软件配置工程仿真软件...原创 2021-10-19 11:28:16 · 5126 阅读 · 0 评论 -
FPGA自学3—— SignalTop II仿真调试
SignalTop II是Quartus II集成的调试工具,可以捕获和显示实时信号,调试过程中可做仿真调试,代替逻辑分析仪/示波器的部分功能。1、打开工程,打开SignalTop II界面2、添加要观察的量3、配置调试工具4、下载程序到电路板5、开始调试6、调试仿真...原创 2021-10-19 09:51:31 · 513 阅读 · 0 评论 -
FPGA自学2——Quartus II 基本应用
1、打开Quartus II 13.1 (64-bit)软件2、新建工程3、选择工程路径和文件名4、选择硬件所用的芯片5、新建Verilog HDL文件6、输入代码注意:这里的模块名称和文件名称要保持一致7、配置引脚注意:这里的引脚要与硬件连接保持一致8、编译工程如果编译时出现如下报错,那是软件注册问题,Current license file does not support the EP4CE...原创 2021-10-18 14:22:43 · 2324 阅读 · 0 评论 -
FPGA自学1——Verilog基础语法
1、基础知识逻辑0:低电平,也就是电路中的GND 逻辑1:高电平,也就是电路中的VCC 逻辑X:未知状态, 逻辑Z:高阻态,外部没有激励信号,是一个悬空状态2、数字进制格式、标示符b:表示二进制 o:表示八进制 d:表示十进制 h:表示十六进制 numA=8'b10101010; //8'表示numA这个变量占8位,numA的值是二进制的10101010 numB=4'd2;//numB的值是十进制...原创 2021-10-14 14:48:51 · 2909 阅读 · 1 评论