Chapter5：Additional Control Information

目录

5.1 Cache support

5.2 Protection unit support

---

这章节主要介绍AXI协议对cache以及保护单元的支持。

5.1 Cache support

通过使用cache information signal，ARCHCHE，AWCACHE，去支持系统级的cache以及其他性能增强组件。

通过对transaction附加bufferable, cacheable, and allocate 属性。

• Bufferable (B) bit, ARCACHE[0] and AWCACHE[0]

        interconnect或者其他组件能够delay transaction任意时钟周期，再抵达最终目的地。

        通常和写相关。

        这在系统层面是意味着什么？？

• Cacheable (C) bit, ARCACHE[1] and AWCACHE[1]

        最终到达目的地的transaction不需要和最开始发出的transaction特性相匹配。

        对于写任务来说，这意味着不同的write transaction可以融合到一起。

        对于读任务来说，这意味着对于多个read transaction可以只fetch一次，也可以预取一个位置

        的数据。

去确定一个transaction是否应该被cache，还需要结合其他位 C+RA+WA

• Read Allocate (RA) bit, ARCACHE[2] and AWCACHE[2]

        如果传输是读取并且未在缓存中未命中，则应该分配它

        如果C是低位，那么RA不得拉高

• Write Allocate (WA) bit, ARCACHE[3] and AWCACHE[3]

        如果传输是写入并且未在缓存中未命中，则应该分配它

        如果C是低位，那么WA不得拉高

        

 

在写事务的情况下，AWCACHE 信号可用于确定哪个组件提供写响应.

如果写事务被指示为可缓冲的，那么bridge或cache提供写响应是可以接受的。

但是，如果事务被指示为不可缓冲，则必须由事务的最终目的地提供写响应。

 

AXI 协议没用缓冲或缓存数据到达其目的地的机制。

例如，系统级缓存可能有一个控制器来管理缓存条目的清理、刷新和失效。

5.2 Protection unit support

为了支持复杂的系统设计，系统中的互连和其他设备通常都需要提供对非法transaction的保护。

通常由三个级别得保护，通过AWPROT和ARPROT保护。