SDC学习之跨时钟域异步FIFO格雷码的sdc约束

以SNPS家的IP为例分析下SNPS对IP内部跨时钟域graycode的约束。

通常对异步FIFO的格雷码下约束有两个原因，一个是保证异步FIFO的性能，如果格雷码跨异步的delay太长，FIFO传输数据的效率会下降，另一个是保证多比特格雷码在跨时钟域时不会采错，如果不同bit之间的delay不一致，就可能导致在同一个时钟上升沿时，某一bit已经走到第四个数据了，另一bit还在第三数据，造成采样错误。

SNPS对格雷码的约束有两条，一条读到写，约的是1.5倍读时钟，对应图中黄色线，一条写到读，约的是1.5倍写时钟，对应图中蓝色线。

set_max_delay $clkPushPeriod -from \[get_clocks {$clk_push_name}\] -to {$data_d_pins_name} $ignore_clock_latency_option $reset_path_option
set_max_delay $clkPopPeriod -from \[get_clocks {$clk_pop_name}\] -to {$data_d_pins_name} $ignore_clock_latency_option $reset_path_option

• 为什么不管写到读还是读到写约的都是source clock period？

对于格雷码传输来说，格雷码从clk_a时钟域到clk_b时钟域，如果用clk_b时钟域的period做约束，若clk_b的周期远大于clk_a，格雷码在clk_a时钟域传播时各比特之间latency超过1T，就会造成采样错误。