Verilog偶数分频和奇数分频

#偶数N分频
利用计数器，当计数到N/2-1时计数清零，输出时钟翻转
以4分频为例：

module div_4(clk,rst,clk_out);
	input clk,rst;
	output reg clk_out;
	reg cnt;
	
	always@(posedge clk or negedge rst)
	begin
		if(rst)
			{
   cnt,clk_out}<=0;
		else if(cnt==1