VIVADO block design设计，包含AXI接口，APB接口，BRAM_CTROL接口时钟报错解决

鄙人菜鸡

已于 2023-03-24 14:13:16 修改

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文章标签： fpga开发 fpga

于 2023-03-24 14:12:17 首次发布

版权声明：本文为博主原创文章，遵循 CC 4.0 BY-SA 版权协议，转载请附上原文出处链接和本声明。

本文链接：https://blog.csdn.net/qq_35660144/article/details/129749538

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在设计中遇到错误[BD41-237]，原因是S00_AXI接口的CLK_DOMAIN与总线接口不一致。解决方法是修正Zynq的输出时钟端口设置，确保所有使用相同时钟的AXI接口名被正确填写，如S00_AXI、BRAM和APB等，多个接口名用分号隔开。

摘要生成于 C知道，由 DeepSeek-R1 满血版支持，前往体验 >

报错信息[BD 41-237] Bus Interface property CLK_DOMAIN does not match between /axi_interconnect_0/s00_coupler
在这里插入图片描述
原因
设计中S00_AXI接口没有声明时钟；

解决方法
双击zynq输出时钟port
在这里插入图片描述
将所用的axi接口名放到下方所示框内；

如果多个接口使用同一个时钟，则将所有端口名放到输入框内，用“；”隔开。

eg:S00_AXI;BRAM;APB…

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