《集成电路静态时序分析与建模》读书笔记

框架介绍

集成电路静态时序分析与建模技术是集成电路设计中的关键技术，高性能级芯片都需要先进的静态时序分析与建模技术来支撑。

全书共11章，其中静态时序分析与建模的详细内容通过第2~11章进行讲解。

• 第1章 引论

简单介绍集成电路发展状态和重要性，使读者对集成电路行业有初步了解。同时，简单介绍业界主流的静态时序分析与建模的设计工具，使读者对静态时序有更广阔的视野。

• 第2章 静态时序分析的基础知识

随着芯片尺寸的减小、集成度密集化的增强、电路设计复杂度的增加、电路性能要求的提高等，对芯片内的时序分析提出了更高的要求。静态时序分析是大规模集成电路设计中非常重要的一个方面，想熟练掌握静态时序分析，需要从掌握最基本的时序分析概念开始。因此，这一章向读者介绍静态时序分析的基本知识。

• 第3章 单元库时序模型

在时序分析过程中，对一个复杂芯片中的每一个模块，不论是简单的标准单元(如NAND、NOR等)，还是复杂的定制化设计模块(如RAM或处理器核)，都需要有一个时序模型。因此，这一章向读者介绍单元库时序模型的基本理论。

• 第4章 时序信息库文件

时序信息库文件中记录着逻辑门延时、输出信号转换延时和功耗等信息，这些信息在时序分析时被调用，以计算电路延时值和功耗值。时序文件的内容主要由库组、属性和因子等组成。因此，这一章向读者介绍时序信息库文件中的主要基本理论。

• 第5章 静态时序分析的基本方法

时序分析的目的是验证设计是否符合规定时序约束下的性能要求，同时设计者基于时序分析的结果，决定如何在不满足时序要求的情况下进行时序性能改进。为了熟练地通过时序分析结果找到关键的时序违反路径并进行优化，就必须了解时序分析的基本方法。因此，这一章向读者介绍静态时序分析的基本方法。

• 第6章 时序约束

静态时序分析工具以时序约束作为判断设计中的时序是否满足设计要求的标准，因此设计者需要提供正确的时序约束信息，以便静态时序分析工具输出正确的时序报告。通过SDC可以使用简单而又直接的方法来描述未来设计中芯片工作时所预期的时序约束，SDC的格式也是一种业界标准。因此，这一章向读者介绍主要的时序约束理论知识。

• 第7章 串扰噪声

集成电路进入超深亚微米设计后，串扰噪声已经成为影响芯片功能和性能的重要原因之因此合理解决串扰噪声带来的不利影响是当前集成电路设计必须面对的越来越重要的问题。因此，这一章向读者介绍时序分析中串扰噪声的基本理论和相关的分析技术。

• 第8章单元时序建模实战

原理图和版图设计完成后，时序分析工具需要读取该设计的时序信息，如综合工具需要知道模块的逻辑功能、单元实际的输入负载电容、不同输入斜率和输出负载情况下单元的延时与功耗，以及单元的面积等，单元时序信息特征化就是用模拟仿真器来提取设计模块有关以上信息的过程。通过时序信息特征化来提供设计模块的时序数据，以供多种时序分析工具使用。因此，这一章向读者介绍标准单元特征化设计在实际工程应用中的基本设计技术。

• 第9章 静态时序分析实战(ETS篇)

这一章基于 OpenSparcT1 里浮点计算单元部件的设计流程来讲解静态时序分析过程，向读者介绍静态时序分析在实际工程应用中的基本设计技术。

• 第10章 Tcl脚本编程

在静态时序分析中，可以通过编程的手段来达到提高工作效率和质量的目的，时序分析工具都提供Tcl编程接口。这一章向读者介绍Tcl脚本编程的基本理论。

• 第11章 Tcl脚本编程应用实例(PT篇)

本章将基于Synopsys公司的PrimeTime工具来讲解静态时序分析中的Tcl脚本应用实例，通过8个Tcl脚本实例由浅入深地讲解如何编写实用的Tcl 脚本，从而使读者具备通过编写Tcl脚本提高工作效率和编程质量的基本能力。

第1章 引论

1.1 集成电路发展史简介

略

1.2 国内集成电路的发展现状

略

1.3 国际集成电路的发展态势

略

1.4 静态时序分析技术

1.4.1 静态时序分析简介

静态时序分析(static timing analysis，STA)是分析、调试并确认一个门级系统设计时序性能的比较彻底的方法。在门级电路设计过程中，为得到一个最佳的电路设计，在结构逻辑、电路布局布线等方面，时序分析起着关键性的作用。静态时序分析既要检验门级电路的最大延迟、以保证电路在指定的频率下能够满足建立时间的要求，同时又要检验门级电路的最小延迟、以满足保持时间的需求。芯片的设计只有通过了静态时序分析才能真正完成，甚至在从逻辑综合开始后的每一个设计步骤的结果都需要满足或部分满足时序的要求。

1.4.2 静态时序分析背景

集成电路设计初期流程中，设计者使用动态仿真来验证整个设计或部分设计的功能和时序。动态仿真需要专门设计的仿真向量来检验设计中的时序关键路径和时序信息。这种方法根据芯片的动态时序行为使用输入向量来检验功能路径。基于动态仿真的方法既能够验证设计的功能，也能够验证设计的时序，这是一种非常流行的时序验证策略。

随着设计规模的增大，验证一个设计需要测试的向量的数量按指数级增长，而且这种方法难以保证足够的覆盖率。在大型设计中，如果仅用传统的动态仿真方法，则所需时间及工作量都难以承受。目前，设计人员在整个设计周期中需要花费50%以上的时间来执行设计的功能和时序验证。

设计人员必须为验证创建独立时序向量和功能向量。创建能够彻底地检验设计中每一条路径的时序向量是非常困难的。随着设计尺寸和复杂性的增加，并且由于上市时间的压力导致整个设计周期缩短，向量产生的问题逐渐显现出来。现存的仿真工具并没有足够的性能和能力对几百万门的设计进行完整的时序仿真。更大设计的出现以及庞大的向量集合使得动态仿真在设计流程中成为一个严重的瓶颈。上市时间的压力、芯片的复杂度、传统仿真器的仿真速度和计算能力上的限制都促进了时序分析技术从动态向静态迁移。

1.4.3 静态时序分析的优缺点

时序分析是评定一个集成电路设计在特定工作频率上正常工作的能力，尽管这样的时序测量在理论上能够使用动态仿真来实现，但动态仿真的方法在实际使用中非常耗时。静态分析由于具备如下优点而在测量和优化电路时序方面扮演着重要的角色。

静态时序分析的优点如下。

1)静态时序分析执行速度快。

高性能集成电路通常根据其工作的时钟频率来描述其特性，设计者常常将工作时钟频率作为高性能的集成电路的特性之一。为了测试电路在指定速率下运行的能力，设计者需要在设计过程中测量电路在不同工作阶段的延迟。此外，在不同的设计阶段(如逻辑综合、布局布线等)需要对时间优化程序内部进行延迟计算。尽管可以通过严格的SPICE电路仿真来进行此类时间测量，但是这种方法在实用中会耗费大量时间。静态时序分析在电路时序快速准确的测量中扮演了重要角色。

2)静态时序分析不需要测试向量。
静态时序分析之所以能够更快速地完成任务，是因为它使用了简化的模型，而且它有限地考虑了信号之间的逻辑互动，同时不依赖于激励且能穷尽分析所有的时序路径。它不仅比动态仿真运行速度快，占用内存少，而且能分别在版图前、后根据仿真模型以及提取的寄生参数对各种时序路径进行检测。由于静态时序分析的方法不需要任何测试向量，所以所需要的时间远远少于门级动态仿真。

3)静态时序分析对于有时序路径的时序，测试覆盖率可以近乎达到100%。

静态时序分析可以降低验证的复杂性，同时静态时序分析提供一种针对大规模设计验证的有效解决方法，它将整个设计分解成一系列路径的集合，然后以此为基本单位，分析并报告每条路径的延时是否满足时序约束要求。而在动态仿真中，为了达到相同的分析覆盖率所需的仿真向量是极其庞大的，也是不可能完成的。由于静态时序分析并不基于测试向量，所以典型情况下非常快速，并且能够适应非常大的设计，同时很好地实现了近乎100%的约束覆盖率。

1.5 主流静态时序分析与建模工具介绍