LVS（Layout versus schematic）比的是什么？

概述

LVS不是一个简单地将版图与电路原理图进行比较的过程，它需要分两步完成。第一步“抽取”，第二步“比较”。首先根据LVS提取规则，EDA 工具从版图中抽取出版图所确定的网表文件；然后将抽取出的网表文件与电路网表文件进行比较。需要说明的是：抽取的网表为品体管级的SPICE网表，而电路网表为门级的Verilog网表，该门级网表需要结合SPICE模型/CDL模型转化为SPICE网表，才能与抽取的网表进行逻辑等效性比对。

spice网表之间的对比

LVS比较的是两个网表文件，一个是从版图中抽取，它表现为晶体管级的spice网表，暂且称之为网表1；另一个是设计阶段的门级网表，该门级网表无法与网表1直接对比，还需结合spice model或CDL model转化为spice网表，暂且称之为网表2。这样才能比较两个网表的逻辑等价性。

详细概述这两个网表以及转换过程

1. 网表1（从版图抽取的SPICE网表）：

   • 来源：这个网表是通过EDA工具从版图中抽取得到的。它详细描述了版图中的所有物理器件（如晶体管）以及这些器件之间的物理连接方式。
   • 特点：它呈现为晶体管级的SPICE网表，包含具体的器件参数（如晶体管的宽度、长度等），以及器件之间的连接信息，完全基于版图中的物理实现。

2. 网表2（经过转换的设计阶段门级网表）：

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