FPGA
董程森
这个作者很懒,什么都没留下…
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Vivado 2020.1 and 2020.2 错误 arm-none-eabi-ar: *.o: Invalid argument
今天用vitis 2020.1构建一个项目,突然在make的时候报错 arm-none-eabi-ar: *.o: Invalid argument.关键报错的还是vivado 自己生成的make file.去xilinx论坛上绕了一圈, 发现只要HLS Interface综合了AXI Master的老哥都会报这个错误.目前最好的解决办法:退回之前的软件版本,例如2018.3...原创 2021-10-13 04:36:11 · 1163 阅读 · 2 评论 -
Chisel入门之路(三)之[Windows+Intellij IDEA 2020.2]chisel sbt\maven配置阿里云镜像
高速路子最近不太稳,今天去阿里云maven共有仓库上查了下chisel的包,还真有。本本挺新的。于是开始配置maven的阿里云镜像,在这里我们主要用sbt来管理chisel包。maven配置在Intellij IDEA 2020.2找到maven的路径打开 maven 的配置文件( windows 机器一般在 maven 安装目录的 conf/settings.xml ),在标签中添加 mirror 子节点:<mirror> <id>aliyunmaven<原创 2020-09-01 13:31:28 · 1316 阅读 · 0 评论 -
Intellig IDEA 中文设置 汉化
目前在Intellig IDEA 2020.2版本中,已经内置汉化插件,有个高速线路安装后,重启IDEA 即可原创 2020-09-01 11:39:48 · 10849 阅读 · 2 评论 -
Chisel入门之路(二)之[Windows+Intellij IDEA 2020.2]chisel开发环境配置
前言大家好,这里是xddcore,好久不见(实际上前段时间才见过)由于verilog效率比较低下,重复劳动太多了QAQ所以打算用近两年比较火的chisel进行开发。于是先装一波环境,踩了一早上的坑。一些官方资源chisel的一个训练营:https://github.com/freechipsproject/chisel-bootcampchisel的一个在线编译网站(Jupyter):https://mybinder.org/v2/gh/freechipsproject/chisel-boot原创 2020-09-01 11:34:46 · 7421 阅读 · 3 评论 -
Chisel入门之路(一)之在windows下vscode搭建|部署Scala2.13.3开发环境|安装教程
STEP1:安装Scala官方插件Scala Syntax(官方插件,有个语法高亮功能也挺香的)STEP2:创建hello_world.scala文件STEP3:编辑hello_world.scala文件object HelloWorld { def main(args: Array[String]): Unit = { println("Hello, world!") }}STEP4:确认java的版本(1.8或者11.)STE原创 2020-08-30 10:36:30 · 6644 阅读 · 3 评论 -
Vitis HLS 2020.1 修改字体大小
代码编辑框 右键点击 Preferences,然后进入然后选择 Text Font 点击右边的edit,选择合适的字体大小,我比较喜欢16然后点击OK,Apply即可原创 2020-08-29 17:12:00 · 4418 阅读 · 2 评论 -
[Vivado 2020.1]ZYNQ7020折腾之路(四)之荔枝糖Hex固化程序到TF卡/NAND FLASH中
前言在前面的章节中,我们编写的程序都是存在片上RAM中的。也就意味着,当开发板掉电后,程序就被抹除了。在本章节中,将会介绍3种程序固化思路,以及实践荔枝糖Hex能够方便使用的两种思路。本章所用工程搭建教程:https://blog.csdn.net/qq_36229876/article/details/108237478程序固化一般对面FPGA,我们采用的是将程序固化到SPI FLASH种,然后FPGA上电后自动运行SPI FLASH种的程序。(比如我之前用的cyclone iv)不过 对于Z原创 2020-08-26 15:24:27 · 2859 阅读 · 0 评论 -
[vivado 20.1]FSBL项目-This application requires xilffs library in the Board Support Package.
今天在创建FSBL项目的时候,遇到如下报错:This application requires xilffs library in the Board Support Package. You can go back to the previous pages to select a different platform and domain or create a new one with suitable hardware and software.解决方案:1.打开BSP Settings原创 2020-08-26 14:09:06 · 4938 阅读 · 0 评论 -
[Vivado 2020.1]ZYNQ7020折腾之路(三)之荔枝糖Hex流水灯设计
首先,按照上一篇博客的设置创建好项目(参考链接:https://blog.csdn.net/qq_36229876/article/details/108054405)只不过今天要多留个FCLK_CLK0_0端口,因为荔枝糖HEX的PL侧是没有外挂晶振,所以需要通过PS侧给PL侧生成时钟。这样的设计,我认为的优缺点如下:优点PS侧为PL侧生成的时钟频率(<=250Mhz)任意,自由度比较高(见下图)支持四路任意频率(见下图)缺点开发时候不能仅开发PL侧,必须要配置ZYNQ的I原创 2020-08-26 12:15:25 · 1553 阅读 · 0 评论 -
[vivado20.1]改变代码字体大小
默认值12,感觉还是太小了改成15就好不少tools-setting-Size原创 2020-08-26 11:03:37 · 672 阅读 · 0 评论 -
[Vivado 2020.1]ZYNQ7020折腾之路(二)之荔枝糖Hex片内内存,DDR3测试
通过上一篇博客,我们完成了荔枝糖Hex PS侧打印"Hello,World!"([Vivado 2020.1]ZYNQ7020折腾之路(一)之荔枝糖Hex入门输出“Hello,World!“—https://blog.csdn.net/qq_36229876/article/details/108054405)今天我们来测试下芯片内部内存和外置的ddr3内存颗粒首先创建内存测试应用项目一路next后,并run as hardware后,可以在vitis串口终端看到如下信息从如上图我们可以知道外原创 2020-08-25 12:32:16 · 1276 阅读 · 0 评论 -
[vivado 20.1]错误集锦(一)-Description Resource Path Location Type #pragma message: For the sleep routines
今天用vitis run application project的时候出现错误:Description Resource Path Location Type#pragma message: For the sleep routines, Global timer is being used hello_wrold_app line 65 C/C++ ProblemDescription Resource Path Location Type#pragma原创 2020-08-25 12:04:17 · 2549 阅读 · 0 评论 -
FPGA错误集锦(三):[No output dependent on input pin “clk“]
今天捏好了5级流水线CPU,综合一下。发现了如下报错:Warning (15610): No output dependent on input pin “clk”原因在回答这个问题之前,想象一下你有一台PC,或者任何带有处理器的电路板。清除它所拥有的任何类型的内存,包括启动内存和芯片上或板上可以存储数据的任何内容。现在打开电源。发生了什么?现在应用时钟,您是否看到系统功能有任何变化?答案是:无论clk如何激励,无法从ROM从取到命令来执行的,所以输出恒定为为RESET初始化值->所以原创 2020-08-23 22:34:26 · 2587 阅读 · 0 评论 -
[Vivado 2020.1]ZYNQ7020折腾之路(一)之荔枝糖Hex入门输出“Hello,World!“
关于荔枝糖HexZController开发板是针对 Xilinx Zynq系列 FPGAXC7Z020,专门为 Zy nqFPGA使用 者和 Zynq FPGA学习者提供一款简单易用,价格便宜,易扩展的开发板。主要模块1)FPGA:Zynq XC7Z020-CLG484-12)NANDFl ash:2Gb NANDFLASH存储芯片:MT29F2G08ABAEAW3)LPDDR3:1GB 内存芯片:MT41K256M16TW-1074)100M 网口: x1 USBHUB&10/ 10原创 2020-08-17 15:24:53 · 5971 阅读 · 7 评论 -
【Mif Generator2020|Mif文件生成器】Intel/Altera FPGA片内BRAM .mif文件自动生成器分享
为什么要写这款软件?2020年8月15日晚,打算直接用片内存储单元 ROM的IP核,结果发现还需要.mif初始化文件。(这文件贼坑,需要手动定义每个存储单元数据,我有4096个Word存储单元,一个个来得累死人…)于是我去找了个mif自动生成软件,结果这个软件太老了(2010年所作),width只支持到16bit,让我32bit的MIPS架构情何以堪。于是不如自己写一个,开源出去。于是有了Mif Generator2020。作者信息作者:xddcore于2020/08/15制作|QQ:1034原创 2020-08-16 11:47:07 · 3599 阅读 · 0 评论 -
【长期更新】FPGA学习之路(七)之基于32位MIPS架构的5级流水线CPU搭建
xSOC简介基于RISC架构的32位SOC,xdd_core于2020.8.14正式开始捏。平台:Intel Cyclone IV EP4CE15F23C8N目标汇总及进度 总线部分 CPU部分 存储部分 外设部分 SOC顶层 简易汇编编译器搭建 点亮LED灯 串口打印“Hello,World!”特性:五级流水线涵盖7大类的28条指令作为指令集:逻辑运算指令,算术运算指令,移位指令,分支指令,特殊指令,特权指令。32MB SDRAM更多特性,等待后面慢慢捏系统蓝图原创 2020-08-14 17:49:34 · 2008 阅读 · 0 评论 -
FPGA学习之路(六)之通用异步收发传输器(UART)搭建
写在前面之前在数电课上也有用NE555+CD4017构成的纯数字电路搭过一个baud=4800的RS232协议的串口(原理图见下图),感觉还是蛮好玩的。于是今天今天用FPGA搭一下试试。RS232协议说明一些客套介绍话在下面的RS232字符发生器的设计开始之前,首先介绍RS232协议的规范。因为这对整个RS232字符发生器的设计非常重要。RS-232是美国电子工业联盟(EIA)开发的串行数据通信接口标准。原始全名为EIA-RS-232(简称232、RS232)。它广泛应用于计算机串行接口外原创 2020-08-13 10:28:13 · 1132 阅读 · 0 评论 -
FPGA学习之路(五)之锁相环倍频(PLL)探究
写在前面今天时间还早QAQ,继续研究研究FPGA的锁相环倍频(PLL)。之前在做松果派ONE的时候,上面的swm320vet7内部带有一路PLL,最高支持output 120Mhz的时钟,而且外设可根据管脚奇偶数自由映射,当时就觉得贼有FPGA的感觉,哈哈哈。PLL原理PLL的原理就不多说了,反正用的IP Core,直接wire一下就行。不过看到一篇对于PLL原理介绍比较清晰的博客,分享给大家,想要深入了解的同学,可以点进去看看。(链接:https://blog.csdn.net/leoufung/a原创 2020-08-10 17:08:18 · 14598 阅读 · 5 评论 -
FPGA学习之路(四)之点灯大法
写在前面QAQ,折腾FPGA好几天,才想起来,有个Flag还没做——点灯,于是就折腾了下。原理啥的就不说了,直接贴代码和结果。Verilog`timescale 1ns / 1psmodule light_led( RST_N, //复位信号,低电平 CLK, //时钟信号 LED //LED信号);input RST_N;input CLK;output LED;reg [31:0] Counter;reg LED;//脉冲计数器always @(posedge CLK原创 2020-08-10 14:39:32 · 1470 阅读 · 0 评论 -
FPGA学习之路(三)之BCD码生成器(BCD Generator)搭建
Hello,大家好,好久不见,这里是xddcore。在先前的博客中,说要搭建一个用于生成0-9BCD码驱动BCD译码器的 BCD码生成器。折腾了两天,总算弄好了。BCD码生成器组成结构如上图所示,BCD码生成器由四个D类触发器和2个十进制计数器够成,纯数字电路设计,怀旧风满满。(嘿嘿嘿下面简单说一下每个元件的用途。首先,4个D类触发器用于0-16(4bit binary)循环计数输入的脉冲。其次,两个十进制计数器用于将循环计数脉冲由0-16变为0-9.(每次进位到十位时,便复位4个D类触发器)这个原创 2020-08-08 17:24:28 · 794 阅读 · 0 评论 -
FPGA错误集锦(二):Output pins are stuck at VCC or GND
最近在折腾BCD码生成器的时候,发现个玄学错误在进行与芯片无关的RTL仿真时,一切功能正常。而当进行门级仿真和实物运行的时候,发现Data flip-flop输出都是0.今早翻了下警告,发现其实软件早就报警告把4位BCD码输出端口拉低了。Warning (13024): Output pins are stuck at VCC or GNDWarning (13410): Pin “OUTPUT_A” is stuck at GNDWarning (13410): Pin “OUTPUT_B” i原创 2020-08-08 16:17:07 · 9797 阅读 · 4 评论 -
FPGA错误集锦(一)QuartusPrime报错Warning: An incorrect timescale is selected for the Verilog Output (.VO) fi
Warning: An incorrect timescale is selected for the Verilog Output (.VO) file of this PLL design. It’s required that the timescale should be 1 ps when simulating a PLL design in a third party EDA tool.由于QuartusPrime setting里面仿真设置的时间精度不是1ps而导致的。...原创 2020-08-08 09:55:47 · 531 阅读 · 1 评论 -
FPGA学习之路(二)之十进制计数器(Decimal Counter)搭建
hello,大家好,这里是xddcore,今天中午又花了一个小时左右,模仿CD4017,捏了个十进制计数器。前言什么是十进制计数器(/CD4017)?CD4017:十进制计数器/脉冲分配器INH 为低电平时,计数器在时钟上升沿计数;反之,计数功能无效。CR 为高电平时,计数器清零。Johnson 计数器,提供了快速操作、2 输入译码选通和无毛刺译码输出。防锁选通,保证了正确的计数顺序。译码输出一般为低电平,只有在对应时钟周期内保持高电平。在每10 个时钟输入周期CO 信号完成一次进位,并用作多级原创 2020-08-04 15:10:55 · 5675 阅读 · 0 评论 -
FPGA学习之路(一)之D类触发器(Data Flip-Flop/Delay Flip-Flop)搭建
hello,大家好,这里是xddcore。最近开始折腾FPGA,然后今天早上花了一个多小时的时间,搭建了一个D类触发器。为后面要做的BCD Genertor做一些前期工作。(关于 BCD Genertor的设计思路可以看我的这篇博客:https://blog.csdn.net/qq_36229876/article/details/107728996)前言什么是D类触发器?D触发器(data flip-flop或delay flip-flop)由4个与非门组成,其中G1和G2构成基本RS触发器。电平原创 2020-08-04 11:31:13 · 6539 阅读 · 1 评论