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文章目录约束命令对input delay的理解对output delay的理解约束命令set_input_delay -clock CLK -max 2.0 [get_ports IN]set_input_delay -clock CLK -min 2.0 [get_ports IN]附加问题：input delay 和setup time之间大概的数量关系是？对input delay的理解从上图可以看出， 我们所要定义的输入延时是指被综合模块外的寄存器触发的信号在到达被综合模块之前经过

set_clock_transition和set_input_transition的主要区别是：1. set_clock_transition所指定的transition value会apply到整个clock network上，而不是在不同的点重新去计算。2. set_input_transition只会作用于指定的port。