杜老师,您好!
我购买的CXD301在使用配套的Verilog程序仿真时出现问题,在载波同步程序仿真时激励文件为VHDL格式,用modelsim仿真时出现如附件所示错误,这个是什么原因造成的呢,我的软件版本是ISE13.3和modelsim se10.2c,因为ISE版本较低我重新建立了工程后添加了源文件,是哪里需要设置吗,另外我自己用Verilog写的激励文件可以正常仿真。
A:
可能原因有以下几个:
1)MODELSIM破解不完整,尤其未完成IP核仿真库编译;
2)MODELSIM仿真中读取外部TXT文件,可能文件路径不对,如有空格、中文、或路径不对等。
建议:
1)采用CXD301配套的开发平台完成测试
2)参考CXD301用户手册及说明完成运行平台的编译。