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RSS订阅原创 Verilog实现任意比特位数的有符号加法器
module sign_adder #( parameter N = 4)( input wire [N-1:0] a,b, output reg [N-1:0] sum);reg sign_a, sign_b, sign_sum;reg [N-2:0] mag_a, mag_b, mag_sum, max, min;always@(a,b) begin sign_a = a[N-1]; sign_b = b[N-1].
2021-06-18 20:00:20
829
原创 Verilog实现组合8-bit组合逻辑乘法器
module mult8( input wire [7:0] a,b, output reg [15:0] y );reg [7:0] b0,b1,b2,b3,b4,b5,b6,b7;reg [15:0] y0,y1,y2,y3,y4,y5,y6,y7;always@(*) begin b0 = {8{b[0]}}; b1 = {8{b[1]}}; b2 = {8{b[2]}}; b3 = {8{b[3.
2021-06-18 15:53:54
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原创 (Verilog)Moore和Mealy型有限状态机(FSM)实现序列检测(10010)
Moore和Moore型状态机区别：Moore型： 1. 输出只与当前状态有关； 2. 所需状态数较多，响应速度慢Mealy型： 1. 输出与当前状态和当前输入有关； 2. 所需状态数较少，响应速度快用Moore型有限状态机实现序列10010的检测：Verilog程序：module seq_10010_Moore( input wire clk, input wire rst_n, inpu...
2021-04-17 17:49:45
2005
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原创 Verilog实现任意位宽异步FIFO
主模块：`timescale 1ns / 1psmodule Async_FIFO#( parameter ADDR_WIDTH = 4, DATA_WIDTH = 8, ALMOST_GAP = 3)( input wire wr_clk , //写时钟 input wire wr_rst_n,
2021-04-13 11:42:12
964
1
原创 Verilog实现任意位宽同步FIFO
module syn_FIFO#( parameter DEPTH = 3, //2^DEPTH等于RAM深度 WIDTH = 8 //数据位宽)( input wire clk, rst_n, input wire wr_en, rd_en, input wire [WIDTH-1:0] wr_data, output wire ...
2021-04-12 08:57:08
904
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原创 Verilog脉冲同步电路的实现（快时钟域-＞慢时钟域）
实现从快时钟域到慢时钟域的脉冲信号的同步主模块代码：module pulse_sync( input wire data, input wire rst_n, input wire clk1, input wire clk2, output wire out);reg Toggle;reg Toggle_reg1, Toggle_reg2, Toggle_reg3;//Toggle电路实
2021-04-09 15:08:41
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原创 Verilog实现任意位宽和深度的双端口RAM
module Dual_RAM#( parameter DATA_WIDTH = 8, ADDR_WIDTH = 4)( input wire sys_rst_n , input wire wr_clk , input wire rd_clk , input.
2021-04-08 16:41:26
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空空如也
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