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UVM
文章平均质量分 64
。
FA@TE
这个作者很懒,什么都没留下…
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uvm_event 的使用
uvm_event 的使用uvm_event可以用来在不同的组件里实现同步的作用。class exm_driver extends uvm_driver #(data_transaction) uvm_event frame_event ... function void build_phase(uvm_phase phase) super.build_phase(phase); frame_event = uvm_event_pool::get_glo原创 2021-12-26 18:45:09 · 1078 阅读 · 1 评论 -
Systemverilog中$cast()的使用
@Systemverilog中$cast()的使用1 静态转换SV类型转换分两种方法,一种叫静态类型转换,另一种称之为动态类型转换。静态类型转换的语法类似为:int a = 2; real b; b = real'(a); 这种类型`()的静态类型转换,一般不检查转换是否合法,因此具有一定的危险性。2 动态转换但cast的task却不是这样,cast的task却不是这样,cast的task却不是这样,cast是systemverilog中的内建方法,它会进行类型检查。如果转换失败,会转载 2021-10-17 17:13:07 · 7836 阅读 · 1 评论 -
Sequence的启动
Sequence的自动启动default_sequence方式启动sequence,只需要在某个component(如my_env)的build_phase中设置如下代码即可:(最好在最顶层的class里面启动sequence,比如uvm_test类或其衍生类,即测试向量 )set的第一个参数和第二个参数构成了sequencer的路径。由于除了main_phase外,还存在其它任务phase,如configure_phase、reset_phase等,所以必须指定是那个phase,从而使sequen原创 2021-07-05 10:32:51 · 1780 阅读 · 0 评论