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FPGA工具使用
包括Libero、ISE、chipscope、signaltap、modelsim等使用问题记录
FA@TE
这个作者很懒,什么都没留下…
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Modelsim找不到secureip库
modelsim找不到secureip库ISE联合Modelsim进行仿真时,出现错误“无法访问secureip”的问题。原因在于使用ISE的Simulation Libarary Compilation wizard 进行库编译生成的modelsim.ini文件里缺少关于secureip 部分的路径,可以手动添加如下内容到modelsim.ini,问题解决!secureip = D:\ISE14.7\installation\14.7\ISE_DS\ISE\verilog\mti_se\10.4\n原创 2021-08-22 17:48:04 · 739 阅读 · 0 评论 -
Modelsim查看覆盖率
Modelsim查看覆盖率原创 2020-12-03 13:50:38 · 2846 阅读 · 0 评论 -
ISE10.1错误之unable to create cdc source
在使用ISE10.1的时候发现无法添加.cdc文件,百度查了很久才发现ISE10.1 中chipscope是需要独立安装的,呵呵! 有需要可以去下载官网下载地址ISE10.1 下面的Chipscope pro !安装在原来的ISE10.1的目录下,这样就可以在原来的工程下添加新的cdc文件啦!...原创 2020-08-18 17:55:27 · 1114 阅读 · 0 评论 -
ISE10.1与modelsim联合仿真出错Load of failed: Bad DLL format
因为项目需要用到Xilinx的virtex-2型FPGA,不得已安装了一个比较老版本的ISE10.1,在与modelsim联合仿真时,出现 Load of failed: Bad DLL format!这个错误Xilinx的官网是有解释的,如下:归根结底,就是ISE10.1不能与64位的modelsim一起使用,必须使用32位的modelsim才能行!...原创 2020-08-15 18:01:44 · 857 阅读 · 0 评论 -
ise编译仿真库
原文见:链接: Xilinx ISE如何调用Modelsim进行联合仿真原创 2020-08-14 19:06:20 · 1053 阅读 · 0 评论 -
libero编译错误之port name doesn‘t exist inthe netlist or is not connected to an IoCell macro at PDC line
使用三模工具得到的*.edf网表文件在libero环境中进行编译和布线时出现port name doesn’t exist inthe netlist or is not connected to an IoCell macro at PDC line,搜寻了很多答案,最终link解释了原因。解释如下:Synplicity v7.7 or older version uses ( ) in renaming of bus signals (for VHDL flow). In Synplicity v8原创 2020-07-29 14:09:43 · 1598 阅读 · 3 评论 -
Libero工程之三温设置
对于不同器件有商业级、工业级和军用级三种温度范围。在libero中进行不同温度下的仿真和布线时,可以直接在desiger工具中tools->device selection中的teperature选项中,在rang项选择custom,就可以自定义三温的范围啦。而在xilinx中的环境中,一般是使用ucf文件来约束生成的sdf中的温度定义范围的。...原创 2020-06-30 20:43:42 · 628 阅读 · 0 评论 -
在线调试工具ILA和CHIPSCOPE
一、chipscope使用转自: chipscope教程.二、ILA 使用转自: ila教程.原创 2020-06-11 11:22:40 · 1188 阅读 · 0 评论 -
Modelsim仿真错误之libray work not found
使用ISE的modelsim仿真时,出现library work 找不到的问题,即work(unavailable),这是因为work库路径出现了变化,仿真时找不到问题。解决办法就是library中的work右键,重新设置work路径。原创 2020-07-28 11:35:51 · 4002 阅读 · 1 评论 -
Modelsim 错误之 Error loading design
使用modelsim仿真时,基本上都会遇到过error loading design 的问题,网上也有很多关于相关问题的解答,基本上可以覆盖最常见的原因,比如端口不匹配,没有例化模块等等。但是最近在使用Libero的modelsim进行后仿真时,发现前仿真没有error,但是后仿真时出现了error loading design的问题,甚是奇怪,可以排除最常见的原因,但又无法确定原因在哪!最后在检查报错的第一行蓝色字体时,发现了命令行加载的路径中存在了一个空格,果断把该文件夹中的空格删除(有可能是在创建文原创 2020-07-01 10:53:39 · 19727 阅读 · 7 评论 -
使用ISE进行仿真前先编译仿真库
在使用ISE进行modelism仿真前,要先对仿真库进行编译,如图编译完成后,在simulation界面,选择功能仿真和时序仿真,就可以进行仿真了!原创 2020-07-01 10:30:36 · 2216 阅读 · 0 评论 -
使用ISE的modelsim进行后仿真时出现fail to find glbl in hiararchical name
对于这个问题,尚不清楚是问什么,xilinx官网有个类似的问题,如下:意思是说glbl在版本更新后,出现了变化,导致modelsim在仿真时出现错误。而这个问题解决办法就是在project下添加glbl.v,而glbl.v文件就下ISE的安装路径下\14.7\ISE_DS\ISE\verilog\,拷贝到自己的工程下即可。在仿真时,需要对两个模块分别仿真,命令是vsim work.my_design work.glbl ,或者可以自建一个my.do文件,将该 vsim -voptrtgs="+acc原创 2020-05-22 11:54:56 · 2883 阅读 · 0 评论 -
modelsim添加sdf文件 和找不到参数文件的问题
在modelsim 的菜单栏找到simulation -> start simulation ,打开add simulation configuration 框,先在design栏下选择design unit ,然后在sdf栏下添加sdf文件,sdf文件一般保存在 工程文件夹\netgen\map下,然后路径延迟可以选择 min type max三种,可以进行最好情况、最坏情况和典型情况下的时序仿真,然后sdf option里全部勾选,点击save 即可。...原创 2020-05-22 09:26:16 · 1783 阅读 · 0 评论 -
modelsim功能仿真,综合仿真和时序仿真
收藏一篇关于modelsim三种仿真解析的文章,解释的比较清晰,侵删!原文地址:https://www.cnblogs.com/sccdlyc/archive/2012/08/13/2637135.html之前玩fpga时一直用modelsim仿真,现在玩ASIC老师要求用NC了。在这里我就简单的总结一下modelsim的用法功能仿真,就是在理想状态下(不考虑延迟),验证电路的功能是否符合设计的要求。功能仿真需要:1.TestBench或者其他形式的输入激励2.设计代码(HDL源程序)值得一提转载 2020-05-19 18:51:17 · 3019 阅读 · 0 评论 -
modelsim找不到库的问题
这里写自libero定义目录标题新的改变功能快捷键合理的创建标题,有助于目录的生成如何改变文本的样式插入链接与图片如何插入一段漂亮的代码片生成一个适合你的列表创建一个表格设定内容居中、居左、居右SmartyPants创建一个自定义列表如何创建一个注脚注释也是必不可少的KaTeX数学公式新的甘特图功能,丰富你的文章UML 图表FLowchart流程图导出与导入导出导入当quartus ii和lib...原创 2020-04-23 10:44:11 · 5719 阅读 · 0 评论