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起点是设计中数据由时钟边沿触发的位置。数据通过时序路径中的组合逻辑传播，然后被另一个时钟边沿在终点捕获。输入端口也能被视作起点，是因为输入端口是由外部源触发的。输出端口也能被视作终点，是因为输出端口是在外部捕获的。•Path 2：从时序元件的时钟引脚开始，到时序元件的数据输入。•Path 3：从时序元件的时钟引脚开始，到输出端口结束。•Path 1：从输入端口开始，到达时序元件的数据输入。时序路径的起点是时序元件的时钟引脚或设计的输入端口。•Path 4：从输入端口开始，到输出端口结束。

转载一篇文章: 深入理解STA.关于建立时间setup和保持时间hold，总结起来就是一个公式：Tperiod>Tcko+Tlogic+Tnet+Tsetup-Tclk_skew>Tsetup+Thold.意思就是，数据传输延时要小于时钟周期，大于FF采样窗口，才能保证数据在触发器之间正确传输！其中，Tperiod 时钟周期；Tcko 触发器D、Q端传输之间；Tlogic 组合逻辑时间；Tnet 走线延时；Tsetup 建立时间；Thold 保持时间；Tclk_skew 时钟偏移

收藏一篇文章！侵删！原文地址：https://www.cnblogs.com/wobeiwangle/p/5874801.html静态时序分析（static timing analysis，STA）会检测所有可能的路径来查找设计中是否存在时序违规(timing violation)。但STA只会去分析合适的时序，而不去管逻辑操作的正确性。其实每一个设计的目的都相同，使用Design Compiler和IC Compile来得到最快的速度，最小的面积和最少的耗能。根据设计者提供的约束，这些工具会在面积，