用分频和计数器两种方法实现LED每隔1ms亮一次，每隔0.8ms灭

/*需要实现的功能：LED亮1ms，灭0.8ms；
默认系统频率为50MHz，那么周期就20ns*/

/*方法一：利用计数器*/
`timescale 1ns / 1ps

module LED_2(
input clk,
input Rst_n,
output reg led
);
reg [16:0] count;
//reg led_temp=1;
//assign led=led_temp;

always@(posedge clk or negedge Rst_n)
begin
	if(!Rst_n)
	count<=0;
	else if(count==89999)//完成亮灭为一个周期，一共1.8ms；1.8ms/20ns=90000
		count<=0;
	else count<=count+1'b1;
end

always@(posedge clk or negedge Rst_n)
begin 
	if(!Rst_n)
	led<=0;
	else if(count==49999)//前1ms
	led<=1;
	else if(count==89999)//后0.8ms
	led<=0;
end
endmodule




/*方法二：利用分频实现，写一个时钟，前50000为低电平，后40000为高电平，
当遇到时钟上升沿的时候，给led=0；遇到时钟下降沿的时候，给led=1；*/
`timescale 1ns / 1ps
module LED_2(
input clk,
input Rst_n,
output reg led
);
reg div_clk;
reg [16:0] cnt;
always@(posedge clk or negedge Rst_n)
if(!Rst_n)
	begin cnt<=0;div_clk<=0;led<=1;end
else if(cnt==49999)
	begin div_clk<=~div_clk;cnt<=cnt+1'b1;end
else if(cnt==89999)
	begin div_clk<=~div_clk;cnt<=0;end
else cnt<=cnt+1'b1;

always@(posedge div_clk )
led<=0;
always@(negedge div_clk )
led<=1;

endmodule
	
	
	
/*方法三：利用计数器，但是只用一个always块的版本*/

module LED_2(
input clk,
input Rst_n,
output reg led
);
reg [31:0] count;
//reg led_temp;
//reg led;
//assign led=led_temp;

always@(posedge clk or negedge Rst_n)
begin
	if(!Rst_n)
	count<=0;
	else begin
        if(count==89999)
        begin	count<=0;count<=count+1;led<=1;end
        else if(count==49999)
            led<=0;
        else
            count<=count+1;
     end
end
endmodule

/*仿真代码*/
module LED_2_tst();
reg clk;
reg Rst_n;
wire led;
LED_2 uut(.clk(clk),
.Rst_n(Rst_n),
.led(led));
 initial
    begin
    clk=0;
    Rst_n=0;
    #100 Rst_n=1;
   // #1000 $finish;
   #2000000 $finish;
    end
    always #10 clk=~clk;
endmodule

/*当使用两个always块的时候，两个块里if条件不能冲突，不然不知道执行哪一个；

调试心得：才开始不太会自己独立写代码，今天看了看小梅哥的视频后，自己独立思考，总结了一下，发现写verilog也没有想象中那么难，调试也是没那么难了。一定要多独立思考，多简单都动手试试。