FPGA之分频计数器

若是想产生一个50％占空比的信号1，那么需要定义一个信号2，当信号1的状态需要改变时，信号2生成一个时钟的高电平，那么这就需要定义一个计数器，当计数当目标值时，信号2产生高电平，代码如下：

    always @(posedge Clk or negedge Rst_n) //计数器
    if (!Rst_n)
        DIV_CNT <= 0;
    else if(en) begin
        if (DIV_CNT == DIV_PARAM - 1)
            DIV_CNT <= 0;
        else 
            DIV_CNT <= DIV_CNT + 1'd1;
    end
    else
        DIV_CNT <= 0;
    
    always @(posedge Clk or negedge Rst_n)//信号2
    if (!Rst_n)
        SCLK2X <= 1'b0;
    else if(en) begin
        if (DIV_CNT == DIV_PARAM - 1)
            SCLK2X <= 1'b1;
        else 
            SCLK2X <= 1'b0;
    end
    else 
        SCLK2X <= 1'b0;
        
    always @(posedge Clk or negedge Rst_n)
    if (!Rst_n)
        SCLK_EDGE_CNT <= 6'd0;
    else if (en) begin
        if (SCLK2X)    begin
            if (SCLK_EDGE_CNT == 6'd33)
                SCLK_EDGE_CNT <= 6'd0;
        else 
            SCLK_EDGE_CNT <= SCLK_EDGE_CNT +1'd1;
        end
        else
            SCLK_EDGE_CNT <= SCLK_EDGE_CNT;
    end
    else 
        SCLK_EDGE_CNT <= 6'd0;