跨时钟域总结

最新推荐文章于 2023-05-26 10:30:43 发布
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       亚稳态介绍：

        亚稳态是指在设计的正常运行过程中，信号在一定时间内不能达到稳定的0或者1的现象。由于同步系统中，数据与时钟存在固定的关系，其输入信号满足触发器的时序要求，即建立时间和保持时间，所以不会发送亚稳态现象；而对于异步系统，数据与时钟关系不固定，当出现不满足建立时间和保持时间的现象时，就会输出亚稳态，输出介于0和1之间的不定态。

         举例：输入信号（src_data_out）在源时钟域（src_clk）的亚稳态窗内发生了变化，在另一个时钟域（dest_clk）对该输入信号采样时，就会导致输出出现亚稳态（dest_data_out）。

        所谓亚稳态窗，就是建立时间+保持时间

        另：在异步复位中，如果复位信号不满足removal time和recovery time也会出现亚稳态。 

        而对于容易出现亚稳态现象的电路则需要进行跨时钟域处理。

        跨时钟域介绍：

         跨时钟域主要目的是保证数据从A时钟到B时钟的正确传递，其发生于多时钟域下，包含以下关系：

        1. 时钟频率不同；

        2. 时钟频率相同，但相位不同；

         跨时钟域信号的传输分为两类：

        1. 控制信号的传输（单bit信号）

        2. 数据信号的传输（多bit信号）

        其中，控制信号的传输分为从快时钟域到慢时钟域的传输，慢时钟域到快时钟域的传输。

        慢时钟域到快时钟域的传输——延迟打拍：

        此类传输可直接使用两级触发器进行缓存即可，因为理论上，快时钟域总会采集到慢时钟域的信号；在快时钟域下，对慢时钟域的信号进行连续缓存两次，可有效降低因建立时间和保持时间的不满足而导致的亚稳态问题。

RTL code:
module pulse_syn_slow2f(
    input     clk_f,clk_s,rst_n,signal_slow,
    output    signal_fast
);
reg    signal_fast_r, signal_fast_rr;
always @(posedge clk_f or negedge rst_n)begin
       if(!rst_n)begin
            signal_fast_r  <= 1'b0;
            signal_fast_rr <= 1'b0;
        end 
       else begin
            signal_fast_r  <= signal_slow;
            signal_fast_rr <= signal_fast_r;   
        end               
end
//上升沿检测
assign signal_fast = !signal_fast_rr && signal_fast_r;
/*
下降沿检测
assign signal_fast = signal_fast_rr && !signal_fast_r;
*/
endmodule

         快时钟域到慢时钟域的传输——握手传输：

        此类情况，容易出现在慢时钟域中无法采集到快时钟域的信号，可采用握手传输的方式进行跨时钟域处理。

        原理：

        1. 在快时钟域下，对输入的脉冲信号进行检测，检测到输入的脉冲信号后，输出一个高电平信号，不急于将信号拉低，保持高电平状态；
        2. 在慢时钟域下，对快时钟域下输出的高电平信号进行延迟打拍采样；
        3. 在慢时钟域下，确认得到高电平信号后，输出反馈信号给快时钟域；
        4. 快时钟域对反馈信号进行延迟打拍采样，确认接收到反馈信号，拉低输出的高电平信号；

RTL code:
module pulse_syn_fast2s
#(parameter pulse_init = 1'b0)(
	input rst_n,clk_fast,pulse_fast,clk_slow,
	output pulse_slow);
wire 	clear_n;
reg 	pulse_fast_r;
//(1)快时钟域对脉冲信号检测，并不急于将信号拉低，保持输出信号为高电平状态
always @(posedge clk_fast or negedge rst_n)begin
	if(!rst_n)
		pulse_fast_r <= pulse_init;
	else if(!clear_n)
		pulse_fast_r <= 1'b0;
	else if(pulse_fast) 
		pulse_fast_r <= 1'b1;
end
//(2)慢时钟域下对信号进行延迟打拍采样
reg [1:0] pulse_fast2s_r;
always @(posedge clk_slow or negedge rst_n)begin
	if(!rst_n)
		pulse_fast2s_r <= 2'b0;
	else 
		pulse_fast2s_r <= {pulse_fast2s_r[0],pulse_fast_r};
end
assign pulse_slow = pulse_fast2s_r[1];
//(3)快时钟域下对慢时钟域的反馈信号延迟打拍采样
reg [1:0] pulse_slow2f_r;
always @(posedge clk_fast or negedge rst_n)begin
	if(!rst_n)
		pulse_slow2f_r <= 2'b0;
	else 
		pulse_slow2f_r <= {pulse_slow2f_r[0],pulse_slow};
end
//(4)拉低快时钟域脉冲信号
assign clear_n = ~(!pulse_fast && pulse_slow2f_r[1]);

endmodule

        数据信号的传输（多bit信号）——异步FIFO：

        多位宽数据的异步传输问题，无论是从快时钟到慢时钟，还是从慢时钟到快时钟，
都可以用 FIFO 处理。

        异步FIFO系统框图：

        FIFO设计的几个关键点：

        1. FIFO空满的判断：

        增加1位标志位，因为FIFO是一种回卷式的读写，将标志位和地址位结合，可进行FIFO空满的判断；假设：读地址和写地址都指向同样的位置，即最高位相同，rdaddr==wraddr，可判断出FIFO此时的状态为读空；若读写地址的最高位不同，其余位相同，即rdaddr[N]==wraddr[N];  rdaddr[N-1:0]==wraddr[N-1:0]; 此时可判断出FIFO状态为写满；写地址比读地址大出一个FIFO深度。在读写吞吐量相同情况下，FIFO深度=写入数据个数-读出数据个数。

        FIFO满条件：                                                     

           FIFO空条件：

        2. 格雷码和二进制码的相互转换：

        因为格雷码本身的性质，即格雷码相邻两个状态之间只有单比特信号发生跳变，其余信号不变。因此，在FIFO中，地址总线可以先转换成格雷码，再进行两级触发器对格雷码地址进行同步，其误码概率与单比特信号的跨时钟域转换是一致的。

        格雷码转二进制：

bin[3]=gray[3]
bin[2]=gray[3]^gray[2]
bin[1]=gray[3]^gray[2]^gray[1]
bin[0]=gray[3]^gray[2]^gray[1]^gray[0]

RTL code:
integer i
always @(*)
	for(i=0;i<=size;i=i+1)
		bin[i] = ^(gray>>i);

        二进制转格雷码：

gray[3]=bin[3]
gray[2]=bin[2]^bin[3]
gray[1]=bin[1]^bin[2]
gray[0]=bin[0]^bin[1]
RTL code：
assign gray = (bin>>1)^bin;

        注意：先将a时钟的地址格雷码编码，再用b时钟采样格雷码地址进行两级触发器缓存，最后用b时钟对暂存的格雷码地址进行译码。

RTL code：
module async_fifo_16x16(
	//fifo_write
	wr_clk,wr_en,almost_full,full,wr_data,wr_reset,
	//fifo_read
	rd_clk,rd_en,almost_empty,empty,rd_data,rd_reset
);
/*************** parameter ************************/
parameter   ADDR_WIDTH = 4;
parameter   DATA_WIDTH = 16;
parameter 	ALMOST_FULL_GAP = 3;//离满还有 ALMOST_FULL_GAP时，almost_full有效
parameter	ALMOST_EMPTY_GAP = 3;//离空还有ALMOST_EMPTY_GAP时，almost_empty有效
parameter   FIFO_DEEP = 16;

input   wr_reset;//wr_clk 下的复位
input	wr_clk;
input   wr_en;
input   [DATA_WIDTH-1:0] wr_data;
output  almost_full;
output  full;
input 	rd_reset;
input   rd_clk;
input   rd_en;
output  almost_empty;
output  empty;
output	[DATA_WIDTH-1:0] rd_data;

/*********************** wire && reg ********************/
wire    [DATA_WIDTH-1:0] wr_addr;
wire    [DATA_WIDTH-1:0] rd_addr;
wire 	[DATA_WIDTH-1:0] data_out_temp;//FIFO读出数据
reg 	[ADDR_WIDTH:0] 	 wr_gap;//写指针与读指针之间的间隔
reg  	[ADDR_WIDTH:0]   rd_gap;//读指针与写指针之间的间隔

wire    [DATA_WIDTH-1:0] rd_data;//fifo data output
reg 					 almost_full;//fifo almost full
reg 					 full;
reg 					 almost_empty;
reg 					 empty;
reg     [ADDR_WIDTH:0]   waddr;//写地址，最高位为指针循环指示
reg 	[ADDR_WIDTH:0]   waddr_gray;//写地址格雷码
reg		[ADDR_WIDTH:0]	 waddr_gray_sync_dl;//写地址格雷码，同步到读时钟域
reg 	[ADDR_WIDTH:0]	 waddr_gray_sync;
reg 	[ADDR_WIDTH:0] 	 raddr;//读地址，最高位为指针循环指示位
reg 	[ADDR_WIDTH:0]	 raddr_gray;//读地址格雷码
reg 	[ADDR_WIDTH:0]	 raddr_gray_sync_dl;//同步到写时钟域的读地址格雷码
reg		[ADDR_WIDTH:0]	 raddr_gray_sync;
reg 	[ADDR_WIDTH:0] 	 raddr_gray2bin;//读地址的二进制码
reg		[ADDR_WIDTH:0]	 waddr_gray2bin;//写地址的二进制码
reg 					 wen;//RAM写使能
reg 					 ren;//RAM读使能

/************** 异步FIFO读/写地址的格雷码编码 ****************/
//写控制逻辑	
//RAM写使能与地址
assign wen = wr_en && (!full); 
//fifo write address generated
always @(posedge wr_clk or posedge wr_reset)
	if(wr_reset)
		waddr <= {(ADDR_WIDTH+1){1'b0}};
	else if(wen)
		waddr <= waddr + 1'b1;
assign wr_addr = waddr[ADDR_WIDTH-1:0];//写地址连接到RAM存储器
//fifo write address : bin2gray
always @(posedge wr_clk or posedge wr_reset)
	if(wr_reset)
		waddr_gray <= {(ADDR_WIDTH+1){1'b0}};
	else 
		waddr_gray <= waddr ^ {1'b0,waddr[ADDR_WIDTH:1]};//原二进制码左移一位，高位补零，再与原二进制码进行异或

//fifo read address gray sync to wr_clk
always @(posedge wr_clk or posedge wr_reset)
	if(wr_reset)begin
		raddr_gray_sync <= {(ADDR_WIDTH+1){1'b0}};
		raddr_gray_sync_dl <= {(ADDR_WIDTH+1){1'b0}};
	end
	else begin
		raddr_gray_sync <= raddr_gray;
		raddr_gray_sync_dl <= raddr_gray_sync;
	end
		
//读地址格雷码转变为二进制码
always @(*)begin
	raddr_gray2bin = {
		raddr_gray_sync_dl[4],
		raddr_gray_sync_dl[4]^raddr_gray_sync_dl[3],
		raddr_gray_sync_dl[4]^raddr_gray_sync_dl[3]^raddr_gray_sync_dl[2],
		raddr_gray_sync_dl[4]^raddr_gray_sync_dl[3]^raddr_gray_sync_dl[2]^raddr_gray_sync_dl[1],
		raddr_gray_sync_dl[4]^raddr_gray_sync_dl[3]^raddr_gray_sync_dl[2]^raddr_gray_sync_dl[1]^raddr_gray_sync_dl[0]
	};
end
//写指针与读指针间隔计算
/*wraddr和rdaddr最高位不等时，rdaddr[3:0]>wraddr[3:0]，低4位直接相减即可*/
/*wraddr和rdaddr最高位相等时，rdaddr[3:0]<wraddr[3:0]，wraddr减去rdaddr得到
已经写入FIFO的数值，要得到还剩多少个就要满则必须由FIFO深度减去该值*/
always @(*)begin
	if(raddr_gray2bin[4]^waddr[4])
		wr_gap = raddr_gray2bin[3:0]-waddr[3:0];
	else 
		wr_gap = FIFO_DEEP + raddr_gray2bin - waddr;
end

//almost_full 信号产生
always @(posedge wr_clk or posedge wr_reset)begin
	if(wr_reset)
		almost_full <= 1'b0;
	else begin
		if(wr_gap < ALMOST_FULL_GAP)begin
			almost_full <= 1'b1;
		end
		else 
			almost_full <= 1'b0;
	end		
end

//full 信号产生
always @(posedge wr_clk or posedge wr_reset)
	if(wr_reset)
		full <= 1'b0;
	else 
		full <= (!(|wr_gap)) || ((wr_gap==1)&wr_en);


//异步FIFO读控制逻辑
//RAM读使能
assign ren = rd_en && (!empty);
//FIFO读地址产生
always @(posedge rd_clk or posedge rd_reset)
	if(rd_reset)
		raddr <= {(ADDR_WIDTH+1){1'b0}};
	else if(ren)
		raddr <= raddr + 1'b1;
assign rd_addr = raddr[ADDR_WIDTH-1:0];//连接到FIFO内RAM存储器的读地址
//写地址：bin2gray
always @(posedge rd_clk or posedge rd_reset)
	if(rd_reset)
		raddr_gray <= {(ADDR_WIDTH+1){1'b0}};
	else 
		raddr_gray <= raddr ^ {1'b0,raddr[ADDR_WIDTH:1]};
//写地址同步到读时钟
always @(posedge rd_clk or posedge rd_reset)begin
	if(rd_reset)begin
		waddr_gray_sync <= {(ADDR_WIDTH+1){1'b0}};
		waddr_gray_sync_dl <= {(ADDR_WIDTH+1){1'b0}};
	end
	else begin
		waddr_gray_sync <= waddr_gray;
		waddr_gray_sync_dl <= waddr_gray_sync;
	end
end
//写地址格雷码变成二进制
always @(*)begin
	waddr_gray2bin = {
	waddr_gray_sync_dl[4],
	waddr_gray_sync_dl[4]^waddr_gray_sync_dl[3],
	waddr_gray_sync_dl[4]^waddr_gray_sync_dl[3]^waddr_gray_sync_dl[2],
	waddr_gray_sync_dl[4]^waddr_gray_sync_dl[3]^waddr_gray_sync_dl[2]^addr_gray_sync_dl[1],
	waddr_gray_sync_dl[4]^waddr_gray_sync_dl[3]^waddr_gray_sync_dl[2]^addr_gray_sync_dl[1]^waddr_gray_sync_dl[0]
	};
end

//读指针与写指针的间隔
always @(*)
	rd_gap = waddr_gray2bin - raddr;

//almost_empty信号产生
always @(posedge rd_clk or posedge rd_reset)
	if(rd_reset)
		almost_empty <= 1'b1; //重置时，FIFO应为空
	else begin
		if(rd_gap < ALMOST_EMPTY_GAP)
			almost_empty <= 1'b1;
		else
			almost_empty <= 1'b0;
	end
//产生empty信号
always @(posedge rd_clk or posedge rd_reset)begin
	if(rd_reset)
		empty <= 1'b1;
	else 
		empty <= (!(|rd_gap))||((rd_gap==1)&rd_en);
end

//例化FIFO内部RAM寄存器
ram_16x16 ul(
//port a
.clka (wr_clk),
.addra (wr_addr),
.dina (wr_data),
.wra(wen),
//port b
.clkb(rd_clk),
.addrb(rd_addr),
.doutb(rd_data),
.rdb(ren)
);
		
endmodule

参考资料：

《FPGA深度解析》

《硬件架构的艺术》

《菜鸟教程——跨时钟域处理》

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【数字IC基础】跨时钟域（CDC，Clock Domain Crossing）
努力，加油每一天鸭~
02-23 1万+
【数字IC基础】跨时钟域（CDC，Clock Domain Crossing）
FPGA-跨时钟域1
08-04
4.1 跨时钟域处理（20160620 1.1.1.1. 设计者处理 4.2 跨时钟域设计的一点总结（20160620 1.1.1.1. 亚稳态的概念说明 2.
跨时钟域传输数据——单bit和多bit信号（总结）
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04-07 4159
总结单bit和多bit信号的跨时钟域传输
FPGA跨时钟域设计
12-19
基于FPGA的数字系统设计中大都推荐采用同步时序的设计，也就是单时钟系统。但是实际的工程中，纯粹单时钟系统设计的情况很少，特别是设计模块与外围芯片的通信中，跨时钟域的情况经常不可避免。如果对跨时钟域带来的亚稳态、采样丢失、潜在逻辑错误等等一系列问题处理不当，将导致系统无法运行。本文总结出了几种同步策略来解决跨时钟域问题。
跨时钟域之全面解析
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跨时钟域（Clock Domain Crossing，CDC）信号处理问题，首先要考虑的就是亚稳态。 1.亚稳态 亚稳态是指在设计的正常运行过程中，信号在一定时间内不能到达稳定的0或者1的现象。 在多时钟设计中，亚稳态是不可避免的，可以减少亚稳态的发生和传播，消除亚稳态的有害影响。 上图中在信号adat传输到bclk中采样，由于采样时间靠近第二个时钟的上升沿，发生同步失败。同步失败是由于输处bdat变为亚稳态，而在bdat再次被采样时没有收敛到合法的稳定状态。 为什么会产生亚稳态？ 存储元件，如交叉耦合反
【亚稳态、建立时间和保持时间】亚稳态的产生原因、危害及解决方法
记录学习历程
02-26 2968
一、亚稳态的产生原因 如图所示，当sys_clk时钟信号上升沿踩到Rx信号的变化间隙时，此时输出的Rx_reg1信号就会出现亚稳态，其输出信号就会出现震荡、毛刺或者固定在某一电压值，而不是等于D端输入的值，经过震荡之后，Q端会输出0或者1。 出现亚稳态的原因：在信号输入到寄存器的时候，建立时间Tsu和保持时间Th不满足条件。 这里就涉及到建立时间和保持时间的概念。 建立时间： 时钟信号上升沿到来之前，输入信号数据需要维持一定时间的稳定状态，这个“一定时间”就是建立时间。 保持时间： 时
跨时钟域(CDC)
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07-18 4432
如下图所示，两个DFF分属两个不同的时钟域a和b，时钟域a的数据adat需要传输到时钟域b，由于adata对于bclk是异步的，所以有可能adata在DFF的建立时间的窗口期内发生跳变，造成bdat1是一个不确定的状态，也就是DFF出现了亚稳态，注意，跨时钟域并不一定会出现亚稳态，只是有可能会出现。IP之间交互的信号分为总线信号以及其他数据/控制信号，总线信号如AXI和AHB协议，所有采用AXI协议的IP的总线时钟都是ACLK，所有的总线信号都同步到ACLK，所以总线信号不存在跨时钟域的问题，而对于其他数据
跨时钟域处理方法
好好学习，天天向上
08-16 9849
跨时钟域处理
FPGA——浅谈跨时钟域
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11-28 9632
本篇文章仅用于个人学习，如有雷同，我抄他的。
跨时钟域处理方法总结--最终详尽版跨时钟域处理--最终详尽版
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02-13 5579
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跨时钟域处理 3 大方法揭秘
搞IC的小冯
03-10 1498
在本篇文章中，主要介绍3种跨时钟域处理的方法，这3种方法可以说是FPGA界最常用也最实用的方法，这三种方法包含了单bit和多bit数据的跨时钟域处理，学会这3招之后，对于FPGA相关的跨时钟域数据处理便可以手到擒来。
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为使跨时钟域信号能够被目标时钟正确采集，提出并总结了几种同步方法，详尽论述了这些方法所涉及的存储器计算和synthesis设置。跨时钟域信号的同步方法应根据源时钟与目标时钟的相位关系、该信号的时间宽度和多个跨...
基于FPGA设计跨时钟域的同步策略
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本文总结出了几种同步策略来解决跨时钟域问题。 　2 异步设计中的亚稳态 　触发器是FPGA设计中常用的基本器件。触发器工作过程中存在数据的建立（setup）和保持（hold）时间。对于使用上升沿触发的触发器来说，...
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01-05
首先，这是根据各个手册和资料，收集总结的内容，包含了FPGA工程师最基本的时序概念，亚稳态的相关知识，跨时钟域，格雷码 其次，通过公式MTBF分析亚稳态，重要内容有代码 然后，介绍同步电路，跨时钟域的4种方法...
VerilogHDL之跨时钟域知识点总结
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04-22 669
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跨时钟域梳理
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05-26 193
关注、星标公众号，精彩内容每日送达 来源：网络素材随着实习面试的临近、秋招的逐步靠近，愈发觉得知识需要成系统，让它们串接起来。不然，太容易忘了1、单比特信号1.1电平同步当我们需要在两个时钟域间传输一个电平信号，这里的电平信号表示信号能够维持一定的时间（如在原时钟域内至少维持两个周期），可以采用两个触发器打拍。类似下面这种，持续一定时间，能在亚稳态稳定后采样到稳定的值，即第一个周期可能同步失败，但...
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FPGA学习笔记——跨时钟域（CDC）设计 多bit信号同步   跨时钟域传递多比特信号的问题是，在同步多个信号到一个时钟域时将可能偶发数据变化歪斜（Skew），这种数据歪斜最终会在第二个时钟域的不同时钟上升沿上被采集。即便能够完美地控制和匹配这些多比特信号的走线长度，随着芯片衬底工艺不同，上升和下降的时间也会不一样，这些因素都会产生足够的歪斜导致在精心匹配的多条信号上采样失败。   为了避免这种多比特跨时钟域信号上的采样歪斜，需要掌握一些不一样的方法。这些方法大致可以分为以下几种： 多比特信号合并成单比
笔试|面试|FPGA知识点大全系列(10)跨时钟域问题大全解（上）
qq_40491102的博客
11-02 1726
嗨，今天来继续学习FPGA相关知识点~微信关注《FPGA学习者》获取更多精彩内容。
跨时钟域相关的知识点
dadazhuang的博客
11-20 828
模块之间有数据交互，但是用的不是一个时钟进行驱动，存在相位与频率的不同，由于电路本身的特性（中间态存在时间长），在同一时刻不同元器件对同一信号的判断出现不一致现象，称为亚稳态。这就需要同步器进行同步，减小亚稳态传播下去的概率。 跨时钟域：模块之间有数据交互，但是用的不是同一个时钟进行驱动。 在跨时钟处理单bit信号时，慢时钟域到快时钟域下的处理方式比较简单，将在慢时钟域下的信号在快时钟域下打三拍处理，取二拍与三拍信号进行处理，将慢时钟域的信号分解为在快时钟域下的上升沿脉冲信号与下降沿脉冲信号。 //
FPGA跨时钟域处理
最新发布
07-27
FPGA（Field-Programmable Gate Array）中的跨时钟域处理指的是在设计中处理不同时钟域之间的数据传输和同步问题。由于FPGA中可以存在多个时钟域，每个时钟域有自己的时钟信号和时钟周期，因此在不同时钟域之间进行数据传输需要考虑时钟同步和数据稳定性等问题。 为了实现跨时钟域处理，可以采用以下几种技术： 1. 同步器：在传输数据时，可以使用同步器将数据从一个时钟域同步到另一个时钟域。同步器可以通过握手协议来确保数据的稳定性和正确性。 2. 异步FIFO：异步FIFO（First-In-First-Out）是一种用于不同时钟域之间数据传输的缓冲器。它可以在不同时钟域之间提供数据的缓冲和同步，确保数据的可靠传输。 3. 时钟域转换器：时钟域转换器可以将一个时钟域的信号转换为另一个时钟域的信号。这种转换器可以实现频率的转换和时钟信号的同步。 4. 时序约束：在设计中，可以使用时序约束来定义不同时钟域之间数据传输的时间要求。通过适当的时序约束设置，可以确保数据的正确传输和同步。 需要注意的是，跨时钟域处理在FPGA设计中是一个复杂的问题，需要仔细考虑时钟域之间的关系、数据同步和稳定性等方面的因素。合理的设计和验证方法可以确保跨时钟域处理的正确性和可靠性。

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