verilog中已知系统时钟频率和波特率可知传输一位数据所需周期和边沿检测电路

设时钟频率为 clk = 50MHZ = 50_000_000 HZ;

波特率为 bound = 115200 位/秒;   //每秒可以传输115200位数据.

传输一位数据所需周期数为:T_cnt = clk / bound = 50_000_000 / 115200;

其中选择clk_cnt计数至T_cnt / 2时寄存接收端口数据，是因为计数到数据中间时的采样结果最稳定。//clk_cnt是进行一个一个周期的记数.

经典的边沿检测电路，通过检测串口接收端uart_rxd的下降沿来捕获起始位
 

input             uart_rxd
reg        uart_rxd_d0;
reg        uart_rxd_d1;
wire       start_flag;
//捕获接收端口下降沿(起始位)，得到一个时钟周期的脉冲信号
assign  start_flag = uart_rxd_d1 & (~uart_rxd_d0);    

always @(posedge sys_clk or negedge sys_rst_n) begin 
    if (!sys_rst_n) begin 
        uart_rxd_d0 <= 1'b0;
        uart_rxd_d1 <= 1'b0;          
    end
    else begin
        uart_rxd_d0  <= uart_rxd;                   
        uart_rxd_d1  <= uart_rxd_d0;//下降沿起作用,当为下降沿时start_flag = 1;
    end   
end

经典的边沿检测电路，通过检测串口接收端uart_en的上升沿来捕获起始位

input         uart_en,
reg        uart_en_d0; 
reg        uart_en_d1; 
wire       en_flag;
//捕获uart_en上升沿，得到一个时钟周期的脉冲信号
assign en_flag = (~uart_en_d1) & uart_en_d0;
                                                 

always @(posedge sys_clk or negedge sys_rst_n) begin         
    if (!sys_rst_n) begin
        uart_en_d0 <= 1'b0;                                  
        uart_en_d1 <= 1'b0;
    end                                                      
    else begin                                               
        uart_en_d0 <= uart_en;                               
        uart_en_d1 <= uart_en_d0;  //捕获上升沿                          
    end
end