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原创 FPGA实现伪彩色图像
伪彩色图像一、原理介绍：伪彩色（Pseudo-color）图像的每个像素的颜色不是由每个基本色分量的数值直接决定，实际上是把像素当成调色板（Palettes）或颜色查找表（Color Look-Up Table，CLUT）的表项入口地址，根据该地址可查找出包含实际R、G、B的强度值，如果图像中的颜色在调色板或彩色查找表中不存在，则调色板会用一个最为接近的颜色来匹配。通过查找出的R、G、B强度值产生的色彩不是图像本身真正的颜色，因此称为伪彩色。伪彩色处理：将彩色图像转换为灰度图像是一个不可逆的
2020-10-29 22:49:21
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原创 以太网中的MDIO的协议
MDMII包含两根信号线，一个MDC时钟线，一个MDIO双向传输的数据线,用于MAC层器件通过读写寄存器来实现对PHY层器件的操作与管理。
2024-01-29 18:23:46
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原创 芯片设计：预取FIFO的Verilog硬件实现
预取FIFO实现原理在原有的FIFO的基础上增加使能控制器和输出寄存器单元也就是FWFT Adapt逻辑 。其中使能控制器完成普通FIFO和FWFT FIFO 的rd和empty的转换。输出寄存器则是直接连接FIFO/RAM输出的数据作为最终FWFT FIFO的读数据rdata。FIFO控制器在没有收到有效的读信号时，通过输入寄存器将读地址指向当前待读取的数据的地址（标准FIFO读地址始终指向下一个要读取数据的地址）。也就是说当RAM内有数据时，输出FIFO控制器将ram的读地址预先加1，将数据准备好。
2021-08-21 11:04:24
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原创 FPGA自习室 交流群发布
FPGA自习室欢迎大家关注，专注于FPGA数字图像，数字音频处理，不断的分享数字IC设计经验，旨在与大家一同学习与进步，一步一个脚印，共同成长。微信公众号：FPGA自习室FPGA自习室 号主：FPGA自习室交流群...
2021-08-21 10:50:32
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原创 基于Verilog的TCAM硬件实现
**基于Verilog的TCAM硬件实现**一、 背景路由器是网络设备的关键组成部分，它需要接收数据包，然后决定将数据包发送到何处，以便进行IP转发或IP路由。今天的路由器需要在大量数据中进行非常快的查找，以实现快速的数据包路由。其他需要高速搜索的应用程序包括翻译后备缓冲区(TLB)和cpu、数据库引擎和神经网络中的完全关联缓存控制器。虽然设计人员可以从许多选项中选择执行这些搜索，但最有效的方法涉及使用内容寻址存储器(CAMs)。CAMs将搜索数据与存...
2021-07-21 19:39:50
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原创 Verilog基础(上)
本文主要讲述日常在RTL Coding 时高频出现的几个关键词，熟练掌握不仅可以使得代码简洁，而且效率也可以大大提升。本文介绍的关键词有：parameter、localparam、define、ifdef elseendif generate、for、function和`include。一、parameter作用 ： 常用于模块间参数传递，参数化设计。范围 ： 本module内有效的定义，且定义未声明位宽时系统一般默认32bit。dram#(.RAM_WIDTH (RAM_WIDTH ),
2021-07-06 23:17:09
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原创 以太网帧到底有多大？
以太帧的格式如下所示(图片来源于Wikipedia)：通常以太帧的长度指的是从目的地址到冗余校验。在802.3标准里，规定了一个以太帧的数据部分(Payload)的最大长度是1500个字节，这个数也是你经常在网络设备里看到的MTU。在这个限制之下，最长的以太帧包括6字节的目的地址(DMAC)、6字节的源地址(SMAC)、2字节的以太类型(EtherType)、1500字节的数据(Payload)、4字节的校验(FCS)，总共是1518字节。在802.1Q中，又定义了以太帧中可选的QTag，位于SMAC和Et
2021-06-28 13:57:39
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原创 什么是数据中心SOP、MOP、EOP？
SOP（Standard Operating Procedure三个单词中首字母的大写 ）即标准作业程序，就是将某一事件的标准操作步骤和要求以统一的格式描述出来，用来指导和规范日常的工作。MOP（Method of Procedure三个单词中首字母的大写 ）即标准维护程序，用于规范和明确数据中心基础设施运维工作中各项设施的维护保养审批流程，操作步骤。EOP（Emergency Operating Procedure三个单词中首字母的大写 ）即应急操作流程，用于规范应急操作过程中的流程及操作步骤。确
2021-06-19 15:46:41
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转载 MTU和Fragment详解
1. 基础知识我们知道, 数据在网络上传输时, 要经过一段一段的链路。当数据从某一段链路的一端传到另一端的过程中, 需要考虑的是数据链路层协议, 在这一层, 我们观察到的数据包(PDU: Packet Data Unit)称为MAC帧(MAC Frame), 不同的数据链路层协议, MAC Frame的格式也不同, 但大致都会有目标MAC地址、源MAC地址、长度/类型、数据(有效载荷: Payload)这几个字段。 对以太网而言, 采用的是数据链路层协议是基于IEEE 802.2/802.3, 但与IEE
2021-06-19 15:39:27
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转载 光纤交换机的端口状态的 G-Port 、L-Port 、F-Port
N端口：Node Port节点端口；节点连接点；光纤通道通信的终端F端口：Fabric Port 光纤端口；一种交换连接端口，也就是两个N端口连接的"中间端口"NL端口：Node Loop Port 节点环路端口；通过它们的NL端口连接到其他端口，或通过一个单独的FL端口连接到交换后的光纤网络；或是NL端口连接到F端口到F端口到N端口（通过交换机）FL端口：Fabric Loop Port光纤环路端口；一种共享的位AL设备提供进入光纤网络服务的端口；例子，NL端口到FL端口到F端口到N端口E
2021-06-18 09:47:39
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转载 IPv4和IPv6的数据报结构头部详解
IP数据报 1. IP数据报究竟是个什么鬼 IP是TCP‘/IP协议族中的核心协议。所有UDP、TCP、ICMP和IGMP数据都是通过IP数据报传输。IP提供了一种尽力而为、无连接的数据报交付服务。 1.尽力而为的含义是IP数据报在传送到目的地的时候，有可能会丢弃一部分流量（这一点由IPv4与IPv6中的DS字段和ECN两者决定...
2021-06-17 17:01:56
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转载 MAC知识点006：IEEE802.3 Pause帧解析
MAC知识点006：IEEE802.3 Pause帧解析 1、pause帧出处? 在IEEE802.3协议中规定中，pause帧是一种控制帧，用于控制对端设备暂停发送数据一段时间。802.3-2015_SECTION2 附录31B描述的Pause帧是均可以在1GB/s、10GB/s、40GB/s、100GB/s速率下实现，并不区分速率。 具体描述在802.3-2015_SECTION2 附录...
2021-06-17 09:57:15
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原创 基于FPGA的自适应阈值分割算法实现|源码
前言：全局阈值分割算法简单，对于双峰直方图图像有很好的分割效果。但对于图像噪声和光照不均匀性十分敏感。如下图所示，是图像的OTSU分割效果。可见，由于边缘光照不均匀性，造成边缘分割失败。图像边缘光线较暗的地方被分割为0，中间较亮的地方分割成功。如何规避光线不均匀带来的影响？一种典型的处理方法就是采用局部自适应阈值分割。根据像素邻域块的像素值分布来确定该像素位置上的二值化阈值。这样做的好处在于每个像素位置处的二值化阈值不是固定不变的，而是由其周围邻域像素的分布来决定的。亮度较高的图像区域二值化阈值通常较
2021-05-25 23:20:21
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原创 FPGA图像处理项目汇总|源码
前言：FPGA自习室推出本人在FPGA图像处理开发过程中的点点积累并汇总列出各个条目，方便大家阅读；本期分享都算是比较基础的图像处理，主要涉及到颜色空间转换、滤波、图像分割以及目标识别定位等。如果刚好有入门FPGA图像处理技术领域的，应该会有一些帮助，后期会不断更新，欢迎大家关注。目录：第一节：FPGA图像处理基础第二节：FPGA图像处理开发流程第三节：FPGA图像资料汇总第四节：Magic Image FPGA虚拟视频源平台(一)第五节：Magic Image FPGA虚拟视频源平台(二)
2021-05-25 23:11:24
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转载 如何解决FPGA 高扇出（ high fanout）问题
支持原著，转自：https://blog.csdn.net/shshine/article/details/52451997 Fanout，即扇出，指模块直接调用的下级模块的个数，如果这个数值过大的话，在FPGA直接表现为net delay较大，不利于时序收敛。因此，在写代码时应尽量避免高扇出的情况。但是，在某些特殊情况下，受到整体结构设计的需要或者无法修改代码的限制，则需要通过其它优化手段解决高
2021-05-05 09:06:57
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转载 基于FPGA的I2C通信（一）
目录 一、I2C通信协议 1.I2C总线介绍 2.I2C总线特性 3.I2C总线协议 3.1 SDA和SCL信号 3.1 数据有效性 3.2 起始和终止位 3.3 传输1字节格式 3.4 应答(ACK)与非应答(NACK) 3.5 从设备器件地址和读写位 二、EEPROM介绍（AT24C64） 1.EEPROM总线时序 2.EEPROM读写时序 2.1 设备地址 2....
2021-04-26 23:21:26
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转载 FPGA图像处理-线性滤波（均值，高斯，sobel算子）的实现
原理 都是线性滤波器。 均值滤波 该点处的像素值=滤波核范围的像素值取平均 降噪 高斯滤波 平滑 该点处的像素值=滤波核范围的像素值乘上高斯系数的和 eg sobel算子 边缘检测， 计算方式跟高斯滤波同 fpga实现均值滤波 直接实现 流水 步骤 一维求和二维求和除法转换行缓存并实现行列像素对齐...
2021-04-25 23:32:25
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转载 IBUFDS、IBUFGDS和OBUFDS
目前，大型设计一般推荐使用同步时序电路。同步时序电路基于时钟触发沿设计，对时钟的周期、占空比、延时和抖动提出了更高的要求。 为了满足同步时序设计的要求，一般在FPGA设计中采用全局时钟资源驱动设计的主时钟，以达到最低的时钟抖动和延迟。 FPGA全局时钟资源一般使用全铜层工艺实现，并设计了专用时钟缓冲与驱动结构，从而使全局时钟到达芯片内部的所有可配置单元(CLB)、I/O单...
2021-04-24 16:01:23
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转载 VIVADO的差分转单端IBUFDS的使用
VIVADO的差分转单端IBUFDS的使用 pp_0604 2020-07-06 11:43:47 ...
2021-04-24 15:49:27
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原创 CDC(四)CDC典型错误案例
CDC典型错误案例一、主要概念**同步逻辑和异步逻辑：**时钟域为由单个时钟或具有固定相位关系的时钟驱动的设计部分。也就是说，在一个模块中一个时钟和他的翻转或者分频时钟认为是相同的时钟域，其所驱动的逻辑是同步逻辑。在一个模块中不具有相同相位和时间关系的时钟被视为不同的时钟域，其所驱动的逻辑是异步逻辑。亚稳态：如果数据传输中不满足触发器的建立时间和保持时间，或者复位过程中复位信号的释放相对于有效时钟沿的恢复时间（recovery time）不满足，就可能产生亚稳态。亚稳态就是无法避免的，亚稳态主要发生在
2021-04-03 17:11:06
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原创 CDC(三)总线半握手跨时钟域处理
总线半握手跨时钟域处理简要概述：在上一篇讲了单bit脉冲同步器跨时钟处理，本文讲述控制信号基于脉冲同步机制的总线单向握手跨时钟域处理。由于是单向握手，所以比全握手同步效率高一些。总线半握手同步器应用场景：适用有脉冲控制信号的总线跨时钟域处理，不适用电平控制信号。慢到快，快到慢均可，大多数应用于快到慢的场景，尤其是频率比较大时，同步时间不仅要满足单bit脉冲同步器的同步时间，还要保证脉冲同步后采集是更新前总线数据。总线半握手同步器原理框图：总线半握手同步器跨时钟域原理图如下所示，内部使用了脉冲同步
2021-04-03 17:03:53
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原创 CDC(二)单bit(脉冲)跨时钟域处理
单bit(脉冲)跨时钟域处理简要概述：在上一篇讲了总线全握手跨时钟处理，本文讲述单bit脉冲跨时钟域的处理为总线单向握手跨时钟域处理做准备。脉冲同步器其实就是带边沿检测的单bit同步器，基本原理就是把脉冲信号进行展宽。脉冲同步器应用场景：适用单bit脉冲信号跨时钟域，不适用电平信号。慢到快，快到慢均可，源脉冲间隔至少要为2个目的时钟周期，否则会被漏采。当然，在慢到快时钟比率大于2倍以上时，可以实时采样。脉冲同步器原理框图：脉冲同步器跨时钟域原理图如下所示，使用了1个单bit同步器模块，因为脉冲
2021-04-03 17:00:28
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原创 CDC(一)总线全握手跨时钟域处理
总线全握手跨时钟域处理简要概述：在芯片设计过程中，一个系统通常是同步电路和异步电路并存，这里经常会遇到CDC也就是跨时钟域处理的问题，常见的处理方法，可能大家也已经比较熟悉了，主要有单bit跨时钟处理、多bit跨时钟处理两大类，本文以一个总线全握手跨时钟域处理为例解析，单bit和多bit跨时钟处理。这里需要注意是多bit含义比较广泛和总线不是一个概念，如果多个bit之间互相没有任何关系，其实，也就是位宽大于1的单bit跨时钟处理问题，如果多个bit之间有关系，作为一个整体，那么我们就叫做总线。因此，大家
2021-04-03 16:53:54
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原创 Magic Image FPGA虚拟视频源平台(二)
第二部分 Modelsim 与Matalb模拟视频流仿真本章节主要搭建一个视频流Modelsim仿真，在基于FPGA视频图像算法开发过程中，最终目的是为了把摄像头实时视频数据经过一系列的图像算法，通过显示设备显示出来；在开发过程中，我们不能总是在FPGA板子上在线调试，一个是耗时时间长；另一个是不容易找出错误，因此，有必要模拟一个视频时序，用来验证算法，并有效的利用Matlab工具把静态图片“打散”保存到txt文本里，供Modesim读取，然后通过Matalb“复现”处理后的文本。一、视频时序如图1
2020-10-29 23:57:28
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原创 Magic Image FPGA虚拟视频源平台(一)
第一部分 Modelsim 使用基础一、ModelSim仿真工具安装Quartus II13.0成功后（安装区分32.和64bit），自带仿真工具：1.从开始—所有程序找到Altera 13.0,最终找到Modsim-Altera 仿真工具。2.使用联调Modsim-Altera，打开Quartus II软件，tool–run simulation–RTLsimulation其中，若联调出现问题（路径不匹配）解决方法：tools—options—EDA Tool options—Modsim-Al
2020-10-29 23:44:35
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原创 FPGA资源汇总
**FPGA资源汇总**基于FPGA的嵌入式图像系统设计链接：https://pan.baidu.com/s/1yMCXOt_ZGaEClnB9zIiOVA提取码：6pt3夏宇闻Verilog经典教程链接：https://pan.baidu.com/s/1Zsi9lHL9q_b_KdZ8f0iL5g提取码：v8sv深入浅出玩转FPGA链接：https://pan.baidu.com/s/1Cb-X-bnUhoENws8KZfn00g...
2020-10-29 23:30:51
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原创 FPGA图像处理开发流程
FPGA图像处理开发流程在掌握FPGA基本知识以及数字图像处理基础之后，还需要准备的硬件有一块FPGA开发板（含有显示接口，摄像头接口）、一个入门级的摄像头(0v7725)以及一个液晶显示屏,在正式开启FPGA图像处理开发之旅之前，务必要使用FPGA驱动摄像头视频显示，同时要掌握摄像头驱动和液晶屏驱动接口和时序，最重要就是要能够进行视频流Modesim仿真。一个常规的FPGA图像处理开发流程是由需求分析及问题描述、软件算法设计及验证、硬件平台设计、FPGA映射以及仿真验证几部分组成。如下图所示：一、需
2020-10-29 23:25:23
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原创 FPGA图像处理基础
FPGA图像处理基础一、简述图像处理(image processing)，用计算机对图像进行分析，以达到所需结果的技术。又称影像处理。图像处理一般指数字图像处理。数字图像是指用工业相机、摄像机、扫描仪等设备经过拍摄得到的一个大的二维数组，该数组的元素称为像素，其值称为灰度值。一般来说，图像传感器采集过来的是模拟的电压信号，需要转换成数字信号才能够被处理，而这个过程就是采样和量化。采样的频率越高，得到的图像样本更逼真，图像质量也更好，但是随之而来的是需要浪费大量的存储资源。采样频率到底多少合适，才能够还
2020-10-29 22:59:24
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原创 RAM的 Parity 与 ECC
RAM的 Parity 与 ECC一、概念介绍1.1 Parity的概念Parity，即奇偶校验位，指在数据存储和传输中，字节中额外增加一个比特位，用来检验错误。它常常是从两个或更多的原始数据中产生一个冗余数据。一个字节数据的校验位等于8bit数据异或即：p=x0x1x2x3x4x5x6^x7。此时，实际的数据传输序列为9bit：数据+奇偶校验位。Parity 这个概念可能最初接触到可能是在使用串口调试助手时，它有个可选的奇偶校验，就是为了指示数据传输过程中，发送方和接受方数据序列1的个数是否一致。
2020-10-29 22:30:50
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原创 ICer的CSDN开始第一天
CSDN开始第一天搞技术，总免不了看博客，CSDN是我经常看的网站，从今天起，我也有这账号了，以后每天能在移动端记录所思所见，坚持！
2020-02-24 00:02:47
200
OV7670 sdram vga显示
2018-06-03
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