芯片设计：预取FIFO的Verilog硬件实现

最新推荐文章于 2024-06-04 09:15:00 发布
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分类专栏： 数字IC笔记 文章标签： verilog fpga
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预取FIFO实现原理
在原有的FIFO的基础上增加使能控制器和输出寄存器单元也就是FWFT Adapt逻辑 。其中使能控制器完成普通FIFO和FWFT FIFO 的rd和empty的转换。输出寄存器则是直接连接FIFO/RAM输出的数据作为最终FWFT FIFO的读数据rdata。
FIFO控制器在没有收到有效的读信号时，通过输入寄存器将读地址指向当前待读取的数据的地址（标准FIFO读地址始终指向下一个要读取数据的地址）。也就是说当RAM内有数据时，输出FIFO控制器将ram的读地址预先加1，将数据准备好。当接收到用户的读请求时，即读信号（rd）有效时，能够立即在当前时钟周期从RAM读取当前数据rdata.在收到有效的读信号时通过输入寄存器将读地址指向RAM中下一待读取的数据的地址。

在这里插入图片描述
预取FIFO硬件实现

使能控制器对输出寄存器的锁存和使能输出，主要有以下三种情形：

***情形1：***没有收到读请求，

empty =fifo_ empty_i & pre_reg_empty;

rd_buf_en = （(rd & ~empty) | empty））

oe_en = rd_buf_en 锁存上一输出数据状态。</

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WeiXin：FPGA自习室
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废话不多说直接上代码 module test #( parameter data_width = 8, addr_width = 4, data_depth = 16) ( input rst_n, input wr_clk, //写时钟 input wr_en, //写使能信号 input [data_width-1:0] data_in, //数据输入 input rd_clk, //读时钟 input rd_en, //读使能信号 o
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01-28 1241
FWFT：First Word Fall Through的缩写，好像是Xilinx的说法，Altera对应的概念是Show-ahead synchronous(SASO)。即数据在rdreq有效之前就有效了，rdreq作为一个应答(ACK)。 需要注意的是当rdreq连续时，容易多读一个数据，所以读时需要对几乎空进行判读，在FIFO BFM的代码读任务里有如下代码： if(f...
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