Nand Flash基础笔记（1）

1. About Nand Flash 

        1988年intel公司开发出了Nor Flash技术，1989年东芝公司发表了Nand Flash结构。Flash memory density increasing by 1.5X/year, contributed by scaling and multi-bit per cell technology.下图来源： ISSCC 2016

2. Flash Physical Structure

FG上下被绝缘层包围，存储在里面的电子不会因为掉电而消失，所以闪存是非易失性储器。

3. Array architecture

3.1. NAND Flash Array architecture

        

WordLine(WL)：Physical gate connected serially on the same page。对SLC来说，一个Wordline 对应一个Page； MLC则对应2个Page，这两个Page是一对(Lower Page和Upper Page)；TLC 对应3个Page ( Lower Page、Upper Page和Extra Page，不同闪存厂家叫法不一样；Lower Page：LSB / Upper Page：CSB / Extra Page：MSB)。

Bit Line(BL): Data line

String：serial connection of memory cell between 2 select transistors。指从Bitline进来，在一个blk范围里面的这串。

Group：可以理解为WL，AFGA block在一层有A B C D四个WL。

3.2. NAND Flash Array organization

Die/LUN：晶圆切割出来的单颗芯片，是接收和执行FLASH命令的基本单元。一个芯片有若干Die。不同的LUN可以同时接收和执行不同的命令，但在一个LUN当中，一次只能执行一个命令，不能对其中的某个Page写的同时，对另一个page进行读操作。

die可以理解为一个小区。

Plane：每个Plane有独立的Cache register和page register，其大小与page大小一致。

一个die上分为了多个plane，通常数目为1/2/4，2的指数次方，这些plane的内部结构都一样的，plane可以理解为几栋。

Block：erase的最小单位，每个Block由若干page组成，page数目一般是16的倍数。

一个plane里面分为了多个block，block可以理解为一个单元。

Page：program和read的最小单位，由main area和spare area组成，main area存放数据，spare area存储ECC等。

一个block里面分为了多个page，page可以理解为层楼。一个page里有多个cell，cell可以理解为一个房子/住户。房子根据能住的人数可以分为单人间，双人间，三人间，四人间。cell也可以根据能存储多少个数据来分类。一个cell只存一个bit的数据，就叫做SLC，存两个bit数据就叫MLC，三个bit数据就叫TLC, 四个bit数据就叫QLC。一个cell存的数据越多容量就越大，相反读写速度和使用寿命就更短：一个存储单元电子划分得越多，那么在写入的时候，控制进入浮栅极的电子个数就要越精细，所以写耗费的时间就越长；同样的，读的时候，需要尝试用不同的参考电压去读取，一定程度上加长了读取时间。所以在性能上，TLC不如MLC，MLC不如SLC。

Device：封装了的nand unit。1个device包含一个或多个target；

Target：an independent nand flash component with its own CE signal，一个CE控制的一个对象，一个target由一个或多个LUN组成，一个Target的两个LUN可以独立操作，可以读LUN 0的同时编程LUN 1；

Package：一个或多个Target封装成一个或多个通道的flash的封装片。 

Chip：一个封装好的芯片就是一个chip，一个chip(CE)包含N个die。

        

4. Cell operation

每个Cell的漏极对应BL(Bitline)，栅极对应WL(Wordline)，源极都连在一起。通过Wordline、Bitline施加不同电压和不同时间长度进行各种操作。一个Block 中的所有存储单元都是共用一个衬底的。

4.1. Read

读操作是在控制极加读电压，需要尝试用不同的电压去读取。

不需要读取的WL要加约5v左右的电压，使漏极和源极保持导通。

4.2. Program

写操作是在控制极加正电压，使电子通过绝缘层进入浮栅极。

Vcc的电压流到Vpgm的BL时，会流经Vpass的BL，为了抑制program的干扰，Vpass的WL也会加9v左右的电压。

4.3. Erase

 擦除操作是在衬底加正电压，控制极接地，把电子从浮栅极中吸出来。

5. Coupling effect

由于存储电子的浮栅极是导体，任何两个彼此绝缘且相隔很近的导体间都构成一个电容器。因此，任何两个存储单元的浮栅极就构成一个电容器，一个浮栅极里面电荷的变化，都会引起别的存储单元浮栅极电荷的变化。

一个浮栅极与其附近的浮栅极之间，都存在耦合电容，距离越短，电容越大，彼此影响越大。因此，随着闪存制程减小，存储单元之间影响越来越大。

Three components of Cell to cell Coupling：diagonal、WL、BL

预先编程的cell将被后编程的相邻cell干扰；

6.Reliability issue

6.1. Endurance

随着闪存块擦写PE次数增多，氧化层逐渐老化，电子进出存储单元越来越容易，因此存储在单元间的电荷容易发生异常，导致数据读错误。

6.2. Retention

随着时间的推移，存储在存储单元的电子会流失，整个阈值电压分布向左移动，导致读数据的时候发生误判。

 Factor for data loss：

（1）温度：电子能量较高，温度越高，电子越容易从浮栅中逸出；

（2）Vt status：处于高阈值态的电子有较高的逸出倾向；

（3）擦写次数增加：随着擦写次数的增加，电子更容易从浮栅中溢出。

6.3. Read Disturb

读一个Wordline时，需要施加Vpass电压在其他Wordline上，导致其他闪存页发生轻微写。如果读的次数过多，轻微写累积起来就会使阈值电压分布发生右移，导致读数时候发生误判，即读数据错误。