数字IC设计
文章平均质量分 72
数字IC高频知识点
Jay丶ke
这个作者很懒,什么都没留下…
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Multicycle Path
通常情况下,在同一个时钟驱动下的寄存器之间信号的传输都是单周期的setup检查是从launch_clk的一个上升沿到capture_clk的下一个上升沿,hold检查是从launch_clk的一个上升沿到capture_clk的捕获沿的前一个沿但是在有的电路设计中,要么是有意为之,要么是单周期无法close timing,我们会遇到下面的电路其中FF4的Q变化要经过2个周期才能被FF5的D采样到,这个时候我们就要告诉STA工具,这个path不是单周期的,需要2个周期。原创 2022-08-23 15:24:33 · 637 阅读 · 0 评论 -
异步FIFO中格雷码的SDC约束
通常的认识中,我们期望综合工具不要去检查和优化异步时钟之间的时序路径,跨时钟域的异步信号一般可以使用set_clock_groups或者set_false_path,但这两种约束方式将会导致跨时钟域的信号完全没有受到约束。使用set_max_delay约束可以保证两个异步时钟域的路径延时依然受到约束,而不是高的离谱。是可以对任意cell之间的路径延迟设置约束。只是对输入输出设置延迟约束。即,一个的设置对象是对任意cell,一个是端口语法格式。原创 2022-08-22 16:34:47 · 2801 阅读 · 1 评论 -
低功耗设计
低功耗设计原创 2022-06-07 20:44:49 · 1055 阅读 · 0 评论 -
时钟切换电路
目录:时钟切换电路1.有毛刺的时钟切换电路2.优化后的时钟源电路时钟切换电路1.有毛刺的时钟切换电路如图所示,这个时钟切换电路是一个纯组合逻辑,输出时钟(OUT CLOCK)由选择信号(SELECT)控制,当SELECT为1时输出CLK1,反之,输出CLK0.对上图的Verilog描述:assign outclk = (clk1 & select) | (~select & clk0);但是,这种设计会在时钟切换时产生毛刺,波形图如下:选通信号select可以相对于源时钟原创 2022-05-31 11:38:55 · 372 阅读 · 0 评论 -
异步复位同步释放
目录:异步复位同步释放1.复位目的:2.同步复位:3.异步复位:4.异步复位同步释放:异步复位同步释放1.复位目的:对一个芯片来说,复位的主要目的是使芯片电路进入一个已知的,确定的状态。主要是触发器进入确定的状态。在一般情况下,芯片中的每个触发器都应该是可复位的.复位可以使电路从确定的初始状态开始运行复位可以使电路从错误状态回到可以控制的确定状态2.同步复位:当reset信号为active的时候,寄存器在下一个时钟沿到来之后被复位,时钟沿到来之前寄存器还是保持其之前的值Q:同步复位电路原创 2022-05-19 20:42:26 · 17348 阅读 · 11 评论 -
乒乓操作--设计思想
乒乓buffer是一种常用的提高数据通路带宽的技术,是一种面积换性能的经典设计。在流水线设计中,灵活应用还可以在保证带宽的基础上解决时序问题。乒乓buffer又叫double buffer,由两块同样大小的memory组成,一乒一乓。放在数据通路的中间,在大部分时候都能保证一块memory收上游的数据,一块memory往下游发数据,一读一写并行操作。乒乓buffer主要应用在以下场景进行带宽的提升:下游必须等到上游数据全部写完或者积累到某个程度才能开始读上游必须等到下游数据全部读完或者读到某个程度才原创 2022-05-18 23:42:43 · 752 阅读 · 0 评论 -
SDRAM
目录:创建博客1.SDRAM简介:2.SDRAM初始化:3.自动刷新:4.写操作:5.读操作:6.仲裁模块:7.添加读写FIFO:创建博客1.SDRAM简介:SDRAM(Synchronous Dynamic Random Access Memory),同步动态随机存储器。同步、动态、随机是其性能特点的外在说明:同步(Synchronous )是指内存工作需要同步时钟,内部的命令的发送与数据的传输都以它为基准动态(Dynamic )是指存储阵列需要不断的刷新来保证数据不丢失随机(Random原创 2022-05-11 11:35:27 · 161 阅读 · 0 评论 -
流水线握手协议
什么是流水线流水线设计就是将组合逻辑系统地分割,并在各个部分(分级)之间插入寄存器,并暂存中间数据的方法。目的是将一个大操作分解成若干的小操作,每一步小操作的时间较小,所以能提高频率,各小操作能并行执行,所以能提高数据吞吐率(提高处理速度)使用流水线的优缺点优点: 流水线缩短组合逻辑路径的长度,增加了数据吞吐量,从而可以提高时钟频率,但也导致了数据的延时举例如下:例如:一个 2 级组合逻辑,假定每级延迟相同为 Tpd1.无流水线的总延迟就...原创 2021-08-08 22:51:45 · 2011 阅读 · 4 评论 -
Case、casez、casex
原创 2021-08-03 11:37:44 · 179 阅读 · 0 评论 -
RTL编码风格所造成的仿真和综合的不匹配
原创 2021-08-03 11:34:21 · 299 阅读 · 0 评论 -
异步FIFO设计
RTL: module asyn_fifo#( parameter DATA_WIDTH = 8, parameter DATA_DEPTH = 32 )( // write port input wr_clk, input wr_rst, input wr_en, input [DATA_WIDTH-1:0] wr_data, output reg wr_full, ..原创 2021-08-03 08:06:27 · 142 阅读 · 0 评论 -
同步FIFO
FPGA/ASIC中的FIFOFIFO可用于以下任何目的:跨时钟域 在将数据发送到芯片外之前将其缓冲(例如,发送到DRAM或SRAM) 缓冲数据以供软件在以后查看 存储数据以备后用FIFO可以认为是汽车可以驶过的单向隧道。隧道的尽头是一个带门的收费站。门一旦打开,汽车便可以离开隧道。如果那扇门从未打开,而更多的汽车继续进入隧道,那么最终隧道将充满汽车。这称为FIFO溢出,通常这不是一件好事。FIFO的深度可以认为是隧道的长度。FIFO越深,在溢出之前可以容纳更多的数据。FIFO也具...原创 2021-08-03 08:00:43 · 657 阅读 · 0 评论