Verilog的顺序和并行浅谈

Verilog的顺序和并行浅谈

1、在always块与块之间是并行的，always块与initial块之间是并行的。
2、always块如果是用非阻塞（<=）是并行的；如果是用阻塞（=）是顺序的；

always@(posedge clk)
begin
 a <= b;
 c <= a;
end

always@(posedge clk)
begin
 a = b;
 c = a;
end

假设初始值a=0,b=1
在第一段代码中，两条代码并行同时执行，a的值为b的值(1)，c的值与a没变化之前值相同(0)。
在第二段代码中，a的值为b的值(1)，c的值为a变化后的值(1),此处取值有先后顺序

总结：在阻塞赋值中，顺序执行，而非阻塞赋值中是所有语句同时执行。