Verilog设计思路00——编码规范

一、关于命名

1、巧用数字代表英文字母，例如2代表to，4代表for
示例:
reg clk4test;
reg sign_uart2spi;
2、建议一般功能模块的名称、端口、信号变量等全部使用小写，parameter使用大写，一些电源、pad等特殊端口使用大写。
3、寄存器变量一般加后缀_r，延迟打拍的变量加后缀_r1，_r2等，主要有两大好处，一是RTL设计容易根据变量类型对数据进行操作，二是综合后网表的信号名字经常会改变，加入后缀容易在综合后网表中找到与RTL中对应的信号变量。
_d 表示延迟后的信号
_t 表示暂时存储的信号
_n 表示低有效的信号
_s 表示slave信号
_m 表示master信号

二、关于注释

1、每个设计模块开头，都应该包含文件说明信息，包括版权、模块名字、作者、日期、概 要、修改记录等信息
2、注释使用英文书写，以保证不同操作系统，不同编译器下能够正常显示；
3、注释功能非常强大，可以使用注释信息画出时序图，甚至可以使用注释画出数字电路结构图

三、关于优化

1、使用圆括号确定程序的优先级或逻辑结构，为避免操作符优先级问题导致设计错误，建议多使用圆括号，同时，圆括号的巧妙使用有时候也会优化逻辑综合后的结构；
示例：
//一般被综合成串行的3个加法器
assign F = A + B + C + D;
//一般被综合合成并行的2个加法器和1个级联的加法器，时序更加宽松
ass