FPGA-10：设计个简单的cpu(真的简单！)

经过了之前的学习

想必各位对verilog应该有了基本的基础

那么，接下来，我们就来造cpu吧！

我们将写一个简单的单周期cpu

• 该cpu有一下特点：
  • 32位架构
  • 单周期执行
  • 简洁实用
  • 32位定长指令
  • 有手就行

我称之为 “ant” 内核

就跟蚂蚁一样，“功能弱小”，但也什么能干

我也特地为该cpu编写了个汇编器

包括使用python编写的bin转txt工具

连接如下：

click me

下载该项目

即可得到5个文件

cpu.v: ant内核核心文件

test.v : ant内核仿真文件

ant-asm.exe: ant汇编器

binTotxt.py:将bin文件转换成verilog可读取的储存器填充文件

demo.ant:ant汇编例程

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下面是寄存器说明及指令集：

寄存器：
r0~r8 共16个32位寄存器，均可可读可写，
r0~r14 通用寄存器
r15 pc寄存器

指令集:(总共14条)
wh r0,num 写r0寄存器的高16位  {8{指令},4{寄存器id},16{常数}，4{无意义}}
wl r0,num 写r0寄存器的低16位  {8{指令},4{寄存器id},16{常数}，4{无意义}}

add r0,r1,r2 : r0 = r1 + r2 //整数加法 {8{指令}，4{r0寄存器id},4{r1寄存器id},4{r2寄存器id},12{无意义}}
sub r0